平成18年 (行ケ) 10485号審決取消請求事件

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関連審決	無効2005-80172 訂正2006-39046

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事件	平成 18年 (行ケ) 10485号審決取消請求事件
事件	原告日本サムスン株式会社訴訟代理人弁護士片山英二同佐長功同服部誠同高橋雄一郎同中村閑訴訟代理人弁理士廣瀬隆行同林佳輔同望月尚子同小野曜被告松下電器産業株式会社訴訟代理人弁護士森崎博之同松山智恵訴訟代理人弁理士稲葉良幸同澤井光一
裁判所	知的財産高等裁判所
判決言渡日	2007/07/10
権利種別	特許権
訴訟類型	行政訴訟
主文	１特許庁が無効２００５－８０１７２号事件について平成１８年９月１５日にした審決を取り消す。２訴訟費用は被告の負担とする。

事実及び理由
全容第1請求主文と同旨第2事案の概要被告は,後記特許の特許権者であるが,原告において上記特許の請求項1(訂正前)について無効審判請求をしたところ,特許庁が平成17年11月28日付けでこれを無効とする旨の審決(第1次審決)をしたことから,被告が当庁に第1次審決の取消しを求める訴訟を提起した。その後被告が,上記特許につき訂正審判請求をしたことから,当庁が平成18年4月14日付けで特許法(以下「法」という )181条2項に基づく審。決取消しの決定をしたので,特許庁において再び上記無効審判請求の当否について審理されることになった。そして特許庁は,平成18年9月15日付けで第1次審決の結論とは逆に,無効審判請求不成立の審決(第2次審決)をしたことから,原告がその取消しを求めたのが本件訴訟である。第3当事者の主張1請求の原因(1)特許庁等における手続の経緯ア被告は,優先権主張日を平成2年7月6日(日本国)として,平成3年1月28日,名称を「半導体記憶装置」とする発明について特許出願(特願平3-8713号)をし,平成10年3月13日,特許庁から特許第2758504号として設定登録を受けた(請求項1～9。甲10。以下「本件特許」という。)ところが原告から,本件特許の請求項1につき特許無効審判請求がなされたので,特許庁はこれを無効2005-80172号事件として審理した上,平成17年11月28日「特許第2758504号の請求項1に ,係る発明についての特許を無効とする」旨の審決(甲11。第1次審。決)をした。イこれに対し被告から審決取消訴訟が提起され,当庁(平成18年(行ケ)第10005号)で審理したところ,被告から平成18年4月4日付けで本件特許につき訂正審判請求(訂正2006-39046号。請求項を1ないし11等とすることを内容とするもの。以下「本件訂正」ということがある。乙5)がされたことから,当庁は平成18年4月14日,法181条2項により,上記審決を取り消す決定をした。ウそこで,特許庁で,上記無効2005-80172号事件について再び審理され,法134条の3第5項により上記訂正審判請求書が訂正請求書,。とみなされたところ,特許庁は,平成18年9月15日「訂正を認める本件審判の請求は,成り立たない」旨の審決をし,その謄本は平成18 。年9月27日原告に送達された。 (2)本件訂正前発明の内容本件訂正前の特許請求の範囲は,請求項1～9から成るが(以下この請求項を「旧請求項」という,その内容は,次のとおりである(甲10 。。) )【請求項1】第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置。【請求項2】複数の感知増幅器駆動回路は,記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している請求項1記載の半導体記憶装置。【請求項3】複数の感知増幅器駆動回路は,感知増幅器の配置領域内に配置している請求項1記載の半導体記憶装置。【請求項4】複数の感知増幅器駆動回路は,記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している請求項1記載の半導体記憶装置。【請求項5】第1および第2の配線群は少なくとも接地線および電源線の何れか一方であることを特徴とする請求項1記載の半導体記憶装置。【請求項6】第1および第2の配線群は記憶素子領域および感知増幅器上に形成されていることを特徴とする請求項1記載の半導体記憶装置。【請求項7】第2の配線群は第1の配線群と絶縁状態で形成され,前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする請求項1または請求項6記載の半導体記憶装置。【請求項8】第1の配線群を感知増幅器列の方向と同一方向に形成し,複数の感知増幅器駆動回路に前記第1の配線群の最寄りの箇所から電源供給したことを特徴とする請求項1記載の半導体記憶装置。【請求項9】複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする請求項1または請求項8記載の半導体記憶装置。 (3)本件訂正の内容本件訂正の内容は,以下のとおりである(下線は訂正部分。ただし,訂正事項9以下においては下線省略。)ア訂正事項1特許請求の範囲の「請求項1】第1の方向に複数の第1の配線群を形【成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群とを等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置」を,。「請求項1】第1の方向に電源線および接地線からなる複数の第1の配【線群を形成し,前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し,前記第1の配線群と前記第2の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し,複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し,感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置」と訂正する。。イ訂正事項2特許請求の範囲の「請求項5】第1および第2の配線群は少なくとも【接地線および電源線の何れか一方であることを特徴とする請求項1記載の半導体記憶装置」を,。「請求項5】第1の方向に複数の第1の配線群を形成し,前記第1の方【向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第1および第2の配線群は少なくとも接地線および電源線の何れか一方であることを特徴とする半導体記憶装置」と訂正する。。ウ訂正事項3特許請求の範囲の「請求項6】第1および第2の配線群は記憶素子領【域および感知増幅器上に形成されていることを特徴とする請求項1記載の半導体記憶装置」を,。「請求項6】第1の方向に複数の第1の配線群を形成し,前記第1の方【向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第1および第2の配線群は記憶素子領域および感知増幅器上に形成されていることを特徴とする半導体記憶装置」と訂正する。。エ訂正事項4特許請求の範囲の「請求項7】第2の配線群は第1の配線群と絶縁状【態で形成され,前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする請求項1または請求項6記載の半導体記憶装置」の一部を,。「請求項7】第2の配線群は第1の配線群と絶縁状態で形成され,前記【第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする請求項6記載の半導体記憶装置」と訂正する。。オ訂正事項5特許請求の範囲の「請求項7】第2の配線群は第1の配線群と絶縁状【態で形成され,前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする請求項1または請求項6記載の半導体記憶装置」の一部を,。「請求項8】第1の方向に複数の第1の配線群を形成し,前記第1の方【向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第2の配線群は第1の配線群と絶縁状態で形成され,前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする半導体記憶装置」と訂正する。。カ訂正事項6特許請求の範囲の「請求項8】第1の配線群を感知増幅器列の方向と【同一方向に形成し,複数の感知増幅器駆動回路に前記第1の配線群の最寄りの箇所から電源供給したことを特徴とする請求項1記載の半導体記憶装置」を,。「請求項9】第1の方向に複数の第1の配線群を形成し,前記第1の方【向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第1の配線群を感知増幅器列の方向と同一方向に形成し,複数の感知増幅器駆動回路に前記第1の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置」と訂正。する。キ訂正事項7特許請求の範囲の「請求項9】複数の感知増幅器駆動回路が共通の感【知増幅器駆動線に接続されていることを特徴とする請求項1または請求項8記載の半導体記憶装置」の一部を,。「請求項10】複数の感知増幅器駆動回路が共通の感知増幅器駆動線に【接続されていることを特徴とする請求項9記載の半導体記憶装置」と訂。正する。ク訂正事項8特許請求の範囲の「請求項9】複数の感知増幅器駆動回路が共通の感【知増幅器駆動線に接続されていることを特徴とする請求項1または請求項8記載の半導体記憶装置」の一部を,。「請求項11】第1の方向に複数の第1の配線群を形成し,前記第1の【方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする半導体記憶装置」と訂正する。。ケ訂正事項9発明の詳細な説明・段落【0013】の「課題を解決するための手【段】請求項1記載の半導体記憶装置は,第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給したことを特徴とする」を,。「課題を解決するための手段】請求項1記載の半導体記憶装置は,第【1の方向に電源線および接地線からなる複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し,前記第1の配線群と前記第2の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し,複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し,感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給したことを特徴とする」と訂正する。。コ訂正事項10発明の詳細な説明・段落【0014】の「請求項2記載の半導体記憶装置は,請求項1記載の半導体記憶装置において,複数の感知増幅器駆動回路を,記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項3記載の半導体記憶装置は,請求項1記載の半導体記憶装置において,複数の感知増幅器駆動回路を,感知増幅器の配置領域内に配置している。請求項4記載の半導体記憶装置は,請求項1記載の半導体記憶装置において,複数の感知増幅器駆動回路を,記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項5記載の半導体記憶装置は,請求項1記載の半導体記憶装置において,第1および第2の配線群が少なくとも接地線および電源線の何れか一方であることを特徴とする。請求項6記載の半導体記憶装置は,請求項1記載の半導体記憶装置において,第1および第2の配線群が記憶素子領域および感知増幅器上に形成されていることを特徴とする。請求項7記載の半導体記憶装置は,請求項1または請求項6記載の半導体記憶装置において,第2の配線群が第1の配線群と絶縁状態で形成され,前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする。請求項8記載の半導体記憶装置は,請求項1記載の半導体記憶装置において,第1の配線群を感知増幅器列の方向と同一方向に形成し,複数の感知増幅器駆動回路に前記第1の配線群の最寄りの箇所から電源供給したことを特徴とする。請求項9記載の半導体記憶装置は,請求項1または請求項8記載の半導体記憶装置において,複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする」を,。「請求項2記載の半導体記憶装置は,請求項1記載の半導体記憶装置において,複数の感知増幅器駆動回路は,記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項3記載の半導体記憶装置は,請求項1記載の半導体記憶装置において,複数の感知増幅器駆動回路は,感知増幅器の配置領域内に配置している。請求項4記載の半導体記憶装置は,請求項1記載の半導体記憶装置において,複数の感知増幅器駆動回路は,記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項5記載の半導体記憶装置は,第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第1および第2の配線群は少なくとも接地線および電源線の何れか一方であることを特徴とする。請求項6記載の半導体記憶装置は,第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第1および第2の配線群は記憶素子領域および感知増幅器上に形成されていることを特徴とする。請求項7記載の半導体記憶装置は,請求項6記載の半導体装置において,第2の配線群は第1の配線群と絶縁状態で形成され,前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする。請求項8記載の半導体記憶装置は,第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第2の配線群は第1の配線群と絶縁状態で形成され,前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする。請求項9記載の半導体記憶装置は,第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第1の配線群を感知増幅器列の方向と同一方向に形成し,複数の感知増幅器駆動回路に前記第1の配線群の最寄りの箇所から電源供給したことを特徴とする。請求項10記載の半導体記憶装置は,請求項9記載の半導体記憶装置において,複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする。請求項11記載の半導体記憶装置は,第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする」と訂正する。。 (4)本件訂正後発明の内容本件訂正後の特許請求の範囲は,上記(3)のとおり請求項1～11から成るが(以下この請求項を「新請求項」という,その内容を整理すると, 。)次のとおりである(以下,このうち請求項1に係る発明を「訂正発明」という。下線は訂正部分。乙5 。)【請求項1】第1の方向に電源線および接地線からなる複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し,前記第1の配線群と前記第2の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し,複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し,感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置。【請求項2】複数の感知増幅器駆動回路は,記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している請求項1記載の半導体記憶装置。【請求項3】複数の感知増幅器駆動回路は,感知増幅器の配置領域内に配置している請求項1記載の半導体記憶装置。【請求項4】複数の感知増幅器駆動回路は,記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している請求項1記載の半導体記憶装置。【請求項5】第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第1および第2の配線群は少なくとも接地線および電源線の何れか一方であることを特徴とする半導体記憶装置。【請求項6】第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第1および第2の配線群は記憶素子領域および感知増幅器上に形成されていることを特徴とする半導体記憶装置。【請求項7】第2の配線群は第1の配線群と絶縁状態で形成され,前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする請求項6記載の半導体記憶装置。【請求項8】第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第2の配線群は第1の配線群と絶縁状態で形成され,前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする半導体記憶装置。【請求項9】第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第1の配線群を感知増幅器列の方向と同一方向に形成し,複数の感知増幅器駆動回路に前記第1の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置。【請求項10】複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする請求項9記載の半導体記憶装置。【請求項11】第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする半導体記憶装置。 (5)審決の内容ア審決の内容は,別添審決写しのとおりである。その要点は,本件訂正を認めた上,特許無効審判請求人たる原告主張の下記無効理由1ないし3は,いずれも認めることはできないから,訂正発明は無効とすべきものではない,としたものである。記(ア)無効理由1:訂正発明は特開平2-3146号公報(甲1。以下「引用例」といい,これに記載された発明を「引用発明」という )と同一であるから,法29条1項3号。に違反する。 (イ)無効理由2:訂正発明は上記引用例に基づいて当業者が容易に発明をすることができたから,法29条2項に違反する。 (ウ)無効理由3:訂正発明は特願平2-121334号の願書に添付された明細書及び図面(甲2。以下「先願明細書」といい,これに記載された発明を「先願発明」という )と同一であるから,法29条の2に違反する。。イなお審決は,引用発明の内容,同発明と訂正発明との一致点及び相違点を,次のとおり認定した。 <引用発明の内容>第1の方向に配置された3組の共通接続配線(6 ～6 と7 ～7 ,61313～6 と7 ～7 ,6 ～6 と7 ～7 )であって,メモリセルアレイの 46467979外部に配置された2組の共通接続配線(6 ～6 と7 ～7 ,6 ～6 と 1313467 ～7 )及びメモリセルアレイの内部に配置された1組の共通接続配線 46(6 ～6 と7 ～7 )と, 7979前記第1の方向に交差する第2の方向に配置された4組のｐチャネル側及びnチャネル側センスアンプ駆動用電源線φ,φであって,4つSAPSANのセンスアンプ部(4 ,4 ,4 ,4 )の各々の内部に1組ずつ配置さ 1234SAPSれたｐチャネル側及びnチャネル側センスアンプ駆動用電源線φ,φとを有し,AN前記3組の共通接続配線(6 ～6 と7 ～7 ,6 ～6 と7 ～7 , 131346466 ～6 と7 ～7 )のうちの3本の共通接続配線(6 ～6 ,6 ～6 , 7979 13466 ～6 )と前記4組のセンスアンプ駆動用電源線φ,φのうちの 79 SAPSAN4本のｐチャネル側センスアンプ駆動用電源線φとが電気的に接続さSAPれ,前記3組の共通接続配線(6 ～6 と7 ～7 ,6 ～6 と7 ～7 , 131346466 ～6 と7 ～7 )のうちの残りの3本の共通接続配線(7 ～7 ,7 7979 134679 SAPSAN～7 ,7 ～7 )と前記4組のセンスアンプ駆動用電源線φ,φのうちの4本のnチャネル側センスアンプ駆動用電源線φとが電気的SANに接続されており,さらに,センスアンプの活性時に前記ｐチャネル側センスアンプ駆動用電源線φSAP CC SAN を電源電圧Vに,前記nチャネル側センスアンプ駆動用電源線φを接地電圧Vに,それぞれ短絡するセンスアンプ駆動用電源クロックのSS発生およびイコライズ回路と,各々の前記センスアンプ部を構成する複数のビット線センスアンプと前記ｐチャネル側センスアンプ駆動用電源線φとの間にそれぞれ設けらSAPれたｐチャネルMOSトランジスタからなる複数のトランスファーゲートと,前記複数のビット線センスアンプと前記nチャネル側センスアンプ駆動用電源線φとの間にそれぞれ設けられたnチャネルMOSトランジSANスタからなる複数のトランスファーゲートとを備えたことを特徴とする半導体記憶装置。 <一致点>「第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群とを等電位のもの同士で電気的に接続し,複数の回路を各感知増幅器列に対してそれぞれ配置し,前記複数の回路に前記第1および第2の配線群から電源供給したことを特徴とする半導体記憶装置」である点。 <相違点1>訂正発明においては「第1の方向に電源線および接地線からなる複数 ,の第1の配線群を形成し,前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し」ているのに対して,引用発明においては「第1の方向に配置された3組の共通接続配線 ,(6 ～6 と7 ～7 ,6 ～6 と7 ～7 ,6 ～6 と7 ～7 )であ131346467979って,メモリセルアレイの外部に配置された2組の共通接続配線(6 ～ 16 と7 ～7 ,6 ～6 と7 ～7 )及びメモリセルアレイの内部に配 3134646置された1組の共通接続配線(6 ～6 と7 ～7 )と「前記第1の 7979 」,方向に交差する第2の方向に配置された4組のｐチャネル側及びnチャネル側センスアンプ駆動用電源線φ,φであって,4つのセンスアンSAPSANプ部(4 ,4 ,4 ,4 )の各々の内部に1組ずつ配置されたｐチャネ 1234ル側及びnチャネル側センスアンプ駆動用電源線φ,φとを有」し SAPSANている点。 <相違点2>訂正発明においては「前記第1の配線群と前記第2の配線群とを等電 ,位のもの同士で交点においてスルーホール部を介して電気的に接続し」ているのに対して,, , 引用発明においては「前記3組の共通接続配線(6 ～6 と7 ～713136 ～6 と7 ～7 ,6 ～6 と7 ～7 )のうちの3本の共通接続配線 46467979(6 ～6 ,6 ～6 ,6 ～6 )と前記4組のセンスアンプ駆動用電源 134679線φ,φのうちの4本のｐチャネル側センスアンプ駆動用電源線φ SAPSANとが電気的に接続され,前記3組の共通接続配線(6 ～6 と7 ～7 SAP 131,6 ～6 と7 ～7 ,6 ～6 と7 ～7 )のうちの残りの3本の共 346467979通接続配線(7 ～7 ,7 ～7 ,7 ～7 )と前記4組のセンスアンプ 134679駆動用電源線φ,φのうちの4本のnチャネル側センスアンプ駆動 SAPSAN用電源線φとが電気的に接続され」ている点。 SAN<相違点3-1>訂正発明においては「複数の記憶素子群および感知増幅器列が配置さ ,れてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し」との構成を備えているのに対して,引用発明は,前記構成を備えていない点。 <相違点3-2>訂正発明においては「感知増幅器を駆動する「感知増幅器駆動回 , 」路」を有しているのに対して,引用発明においては「センスアンプ駆動,用電源クロックの発生およびイコライズ回路」と「ｐチャネルMOSト ,ランジスタからなる複数のトランスファーゲート」及び「nチャネルMOSトランジスタからなる複数のトランスファーゲート」とを有している点。 <相違点3-3>訂正発明においては「複数の感知増幅器駆動回路を前記各感知増幅器 ,列に対してそれぞれ分散配置し」ているのに対して,引用発明においては,「各々の前記センスアンプ部を構成する複数のビット線センスアンプと前記ｐチャネル側センスアンプ駆動用電源線φとの間にそれぞれ設けらSAPれたｐチャネルMOSトランジスタからなる複数のトランスファーゲートと,前記複数のビット線センスアンプと前記nチャネル側センスアンプ駆動用電源線φとの間にそれぞれ設けられたnチャネルMOSトランジSANスタからなる複数のトランスファーゲートとを備えた」点。 <相違点4>訂正発明においては「前記複数の感知増幅器駆動回路に前記第1およ ,び第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した」のに対して,引用発明においては「各々の前記センスアンプ部を構成する複数のビ ,SAP ット線センスアンプと前記ｐチャネル側センスアンプ駆動用電源線φとの間にそれぞれ設けられたｐチャネルMOSトランジスタからなる複数のトランスファーゲートと,前記複数のビット線センスアンプと前記nチャネル側センスアンプ駆動用電源線φとの間にそれぞれ設けられたnSANチャネルMOSトランジスタからなる複数のトランスファーゲートとを備えた」点。ウまた審決は,先願発明の内容,同発明と訂正発明との一致点及び相違点を,次のとおり認定した。 <先願発明の内容>第1の方向であって (i+1)個のメモリブロックの外部に,データ ,線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を2組,前記(i+1)個のメモリブロックの内部に,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組,それぞれ配置し,前記第1の方向と交差する第2の方向であって,前記(i+1)個のメモリブロックの外部に,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を2組,前記(i+1)個の各々のメモリブロックの内部に,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組ずつ,それぞれ配置し,前記第1の方向に配置された3組のセンスアンプ用電源線の組と,前記第2の方向に配置された(i+3)組のセンスアンプ用電源線の組との,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線同士を電気的に接続し,また,接地電圧端子(VSS)に接続されるセンスアンプ用電源線同士を電気的に接続し,複数のセンスアンプのそれぞれに対応して,センスアンプ駆動用トランジスタMP4,MN4を配置し,前記センスアンプ駆動用トランジスタMP4に,該センスアンプ駆動用トランジスタMP4に近接して配置されたデータ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給し,前記センスアンプ駆動用トランジスタMN4に,該センスアンプ駆動用トランジスタMN4に近接して配置された接地電圧端子(VSS)に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給したことを特徴とするDRAM。 <一致点>「第1の方向に電源線及び接地線からなる複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に電源線及び接地線からなる複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群とを等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置」である点。 <相違点1>訂正発明においては「第1の方向に電源線および接地線からなる複数 ,の第1の配線群を形成し,前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し」ているのに対して,先願発明においては「第1の方向であって (i+1)個のメモリブ ,,ロックの外部に,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を2組,前記(i+1)個のメモリブロックの内部に,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組,それぞれ配置し「前記第1の方向と交差する第2の方向であって,前記(i+ 」,1)個のメモリブロックの外部に,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を2組,前記(i+1)個の各々のメモリブロックの内部に,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組ずつ,それぞれ配置し」ている点。 <相違点2>訂正発明においては「前記第1の配線群と前記第2の配線群とを等電 ,位のもの同士で交点においてスルーホール部を介して電気的に接続し」ているのに対して,先願発明においては「前記第1の方向に配置された3組のセンスアン ,プ用電源線の組と,前記第2の方向に配置された(i+3)組のセンスアンプ用電源線の組との,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線同士を電気的に接続し,また,接地電圧端子(VSS)に接続されるセンスアンプ用電源線同士を電気的に接続し」ている点。 <相違点3>訂正発明においては「複数の記憶素子群および感知増幅器列が配置さ ,れてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し」ているのに対して,先願発明においては「複数のセンスアンプのそれぞれに対応して,セ ,ンスアンプ駆動用トランジスタMP4,MN4を配置し」ている点。 <相違点4>訂正発明においては「前記複数の感知増幅器駆動回路に前記第1およ ,び第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した」のに対して,, , 先願発明においては「前記センスアンプ駆動用トランジスタMP4に該センスアンプ駆動用トランジスタMP4に近接して配置されたデータ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給し,前記センスアンプ駆動用トランジスタMN4に,該センスアンプ駆動用トランジスタMN4に近接して配置された接地電圧端子(VSS)に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給した」点。 (6)審決の取消事由しかしながら,審決は,本件訂正の適否の判断を誤り(取消事由1 ,訂)正発明の認定を誤り(取消事由2 ,引用発明の認定を誤り(取消事由3 , ) )引用発明との相違点1～4の判断を誤り(取消事由4～9 ,先願発明の認)定を誤り(取消事由10 ,先願発明との相違点3,4の判断を誤った(取 )消事由11,12)から,違法として取り消されるべきである。ア取消事由1(本件訂正を認めた判断の誤り)(ア)本件訂正後の特許請求の範囲には,請求項が11個含まれているが,審決は,請求項1についてのみ特許要件を判断し,請求項2以降の10個の請求項については独立特許要件の判断を脱漏し,しかも本件訂正後の請求項5～11は,引用発明及び先願発明等との関係から明らかに独立特許要件を満たさないにもかかわらず,誤って訂正を認めたものである。すなわち,複数の請求項を有する特許について,訂正請求とみなされた訂正審判が請求された場合であって,特許無効審判の請求対象となっていない請求項についても特許請求の範囲の減縮を目的とする訂正がなされたときは,特許無効審判の請求の対象となる請求項を除く全ての請求項についても独立特許要件が判断されなければならないところ,本件特許も上記の場合に当たるものである。 (イ)まず,訂正事項4及び7は,多数項引用形式請求項の引用請求項を減少するものである。すなわち,訂正事項4は,訂正前の請求項1または請求項6を引用する請求項7から「請求項6」のみを引用する請求項に訂正するものであるところ,これは,訂正前の請求項1を引用していた部分を削除するものであって,明確にその範囲が狭まるものであるから,特許請求の範囲の減縮に該当する。このことは,訂正事項7についても同様である。また,訂正事項5及び8は,2項引用している1の請求項を独立請(ウ)求項に変更するものである。すなわち,訂正事項5は,訂正前の「請求項1または請求項6」を引用する請求項7から「請求項1」を引用する請求項を独立請求項に訂正するとともに,請求項の項番を新たな「請求項8」とするものであるが,この訂正は,2項を引用していた請求項を1項のみ引用する請求項に限定しており,その範囲を狭めたものであるから,特許請求の範囲の減縮に該当する。このことは,訂正事項8についても同様である。 (エ)上記(イ),(ウ)が特許請求の範囲の減縮でないとすると,択一的記載を複数の請求項に分け,後にその一つを放棄することにより,独立特許要件を判断せずに特許請求の範囲の減縮ができてしまうことになり,極めて不当である。イ取消事由2(発明の要旨の認定の誤り)(ア)審決は,訂正発明(新請求項1)の「…複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成」することとは,複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線および接地線が緻密に組まれている状態を意味すると述べるが,誤りである。すなわち「メッシュ状」という表現のみからはその目の細かさは表さ ,れておらず,これが直ちに,緻密に組まれているメッシュと解釈されるものでもない。つまり「メッシュ状」とは,網の目状,すなわち,縦 ,方向及び横方向にそれぞれ複数組ずつ配置されている状態を意味するというのが,自然な文言解釈である。 (イ)広辞苑第五版(乙3)の「メッシュ」の項目には,メッシュの目が粗いか細かいかの限定はなく「メッシュ」の一つの意味として「網の ,目」を挙げているに過ぎず,さらに「網の目」については「網に編ん,だものの糸・針金に囲まれたすきま。緻密に組まれているものにたとえる」と記載されている。すなわち,広辞苑では,ものの譬えとして「網の目」という言葉を使う場合に「緻密に組まれている」ものを意味すると述べているものであって「メッシュ」そのものに関して「緻密に組 ,まれた網の目」を意味するとしたものではなく,単に「メッシュ」と言えば「網に編んだものの糸・針金に囲まれたすきま」を意味するものと記載しているものである。なお,松村明編「大辞林第三版」株式会社三省堂(甲14)からは「メッシュ」は縦線と横線を組み合わせたもの ,を意味し,その粗密は問わず,松村明監修「大辞泉第一版」株式会社小学館(甲15)からも「メッシュ」は複数の線を組み合わせたものを ,意味し,その粗密は問わないものである。 (ウ)また,審決は,本件訂正明細書(乙5)の段落【0037】～【0039】の記載から「メッシュ状」を緻密に組まれている状態と限定 ,解釈しているが,請求項1は「メッシュ状」と記載しているに過ぎず,段落【0037】から【0039】に記載のような作用効果を奏するものだけが,訂正発明における「メッシュ状」の意味であるとする根拠になりうる記載は存在しない。このように,粗密につき何ら限定のない「メッシュ状」という特許請求の範囲の記載を解釈するに際して,特許請求の範囲の技術的意義が( 粗いメッシュ」も「緻密なメッシュ」も「含む点で)一義的に明確に理解できるにもかかわらず,特段の事情なく,実施例の記載を参酌して「緻密に組まれているメッシュ」と限定解釈することは許されない。ウ取消事由3(引用発明の認定の誤り)審決は,引用発明は「…メモリセルアレイの内部に配置された1組の共通接続配線(6 ～6 と7 ～7 )…」を開示していると述べている。 7979しかし,引用例(甲1)には「…セルアレイの内部を通す共通接続配線 ,6 ～6 および7 ～7 は,ワード線のスナップ部を通す(3頁右下7979 。」欄13行～15行)との記載があり,このワード線のスナップ部とは,「…セルアレイ中で最低1箇所以上互いに接続されている…」部分であるから(3頁右下欄7行～8行 ,引用発明には「1組」ではなく「多数 )組」の共通接続配線が開示されているといえる。エ取消事由4(引用発明との相違点1の判断の誤り)(ア)審決は,引用発明のnチャネル側電源線φとｐチャネル側電源SAN線φを接地線または電源線と呼ばない旨述べるが,誤りである。SAPすなわち,文言上も「nチャネル側電源線φ「ｐチャネル側 SAN 」,電源線φ」にはそれぞれ「電源線」という語が用いられており,電SAP源であることが明らかになっている。また電源線の一般論からしても,非動作時に電源電圧が変化するような半導体装置は多数存在するのであって,引用発明のように,センスアンプ駆動回路に対して「センスアンプ活性時」に電源電圧や接地電圧を供給するための配線であって「センスアンプ活性化」の前から電源電圧,接地電圧となっている配線であれば,これを電源線,接地線と呼んで差し支えないものである。 (イ)被告は,センスアンプ活性時のみに,各々,電源電圧V及び接CC地電圧Vになる配線を電源線及び接地線とは呼ばないと主張する。 SSしかし,仮に引用発明のnチャネル側電源線φとｐチャネル側電源 SAN線φは,それぞれ「接地線」と「電源線」とは形式的・表現的に異 SAPなるとしても,引用発明のnチャネル側電源線φとｐチャネル側電 SAN源線φは,非動作時(センスアンプ非活性時)にV/2の電圧SAP CCにイコライズされるに過ぎず,これは,訂正発明の作用効果を奏する上で全く無関係であるから,センスアンプ動作時に電源線や接地線として機能する引用発明のｐチャネル側電源線φとnチャネル側電源線φSAPは,それぞれ,実質的に「電源線」や「接地線」であるといえる。 SANオ取消事由5(引用発明との相違点2の判断の誤り)相違点1が相違点でないか,容易に発明できたものである以上,相違点2も相違点ではないか,容易に発明できたものである。カ取消事由6(引用発明との相違点3-1の判断の誤り)審決は,引用発明との相違点3-1を判断する前提として,そもそも「メッシュ状」を緻密に組まれているという意味に誤って限定解釈している上,仮に「メッシュ状」を「緻密に組まれている」と解釈できたとしても,引用発明には,上記ウで述べたとおり「多数組」の共通接続配線が ,開示されているといえるから,これは緻密に組まれていると十分評価できる。また仮にそう評価できないとしても「多数組」と「緻密」と評価さ ,れる程の組数とは,境界の明確でない概念であり,結局のところ程度問題であるから,既に複数組の電源線の組が開示されている以上,これを増やすこと自体には何ら困難性はない。キ取消事由7(引用発明との相違点3-2の判断の誤り)相違点1が相違点でないか,容易に発明できたものである以上,相違点3-2も相違点ではないか,容易に発明できたものである。ク取消事由8(引用発明との相違点3-3の判断の誤り)相違点1及び相違点3-1が相違点でないか,容易に発明できたものである以上,相違点3-3も相違点ではないか,容易に発明できたものである。ケ取消事由9(引用発明との相違点4の判断の誤り)相違点1及び相違点3-1が相違点でないか,容易に発明できたものである以上,相違点4も相違点ではないか,容易に発明できたものである。コ取消事由10(先願発明の認定の誤り)審決は,先願発明を「…メモリブロックの内部に,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組,…配置し」と認,定する。しかし,先願明細書(甲2)には「…選択信号線によって同時 ,に活性化されるセンスアンプ群を複数のブロックに分割し,該センスアンプ群毎にセンスアンプ駆動用の電源線を選択信号線と交差するように設けることにより…各電源線あたりの負荷容量は1/n(n:分割数)に減少する… (4頁9行～16行)との記載があるから,メモリブロックの内」部に,図面上は1組しか電源線対の開示がないとしても「多数組」の電,源線対が実質的に開示されているといえる。さらに,メモリセルアレイがサブアレイに分割され,サブアレイとサブアレイの間にデコーダやセンスアンプ等が含まれている場合であっても,全体としてメモリセルアレイがアレイ状に配置されていれば,その領域はメモリセルアレイといえるから,先願明細書の第3図に記載された全ての領域がアレイの領域であるということもできる。サ取消事由11(先願発明との相違点3の判断の誤り)審決は,先願発明との相違点3を判断する前提として,そもそも「メッシュ状」を緻密に組まれているという意味に誤って限定解釈している上,仮に「メッシュ状」を「緻密に組まれている」と解釈できたとしても,先願発明は,上記コで述べたとおり,メモリブロックの内部に「多数組」の電源線対が実質的に開示されているといえるから,これは緻密に組まれていると十分評価できる。また仮にそう評価できないとしても「多数組」,と「緻密」と評価される程の組数とは,境界の明確でない概念であり,結局のところ程度問題であるから,既に複数組の電源線の組が開示されている以上,先願発明との相違点3は実質的なものではない。シ取消事由12(先願発明との相違点4の判断の誤り)上記相違点3が相違点でないか,実質的なものではない以上,相違点4も相違点ではないか,実質的なものではない。 2請求原因に対する認否請求原因(1)～(5)の各事実は認めるが,同(6)は争う。 3被告の反論審決の認定判断は正当であり,原告主張の取消事由はいずれも理由がない。 (1)取消事由1に対し本件訂正を認めた審決の判断に誤りはない。そもそも,本件無効審判請求の対象となっていない請求項(本件訂正後の請求項2～11)については,特許請求の範囲の減縮を目的とする訂正がなされていない。訂正事項4,5,7及び8について見ても,2項引用している1の請求項を2個の請求項に変更したに過ぎず,その内容に何ら変更はない。原告は,本件訂正後の請求項4,7が従属請求項であり,本件訂正後の請求項5,8が独立請求項であるという形式的な違いに着目し,無理に誤った事例に本件訂正を当てはめた上で誤った主張をしている。 (2)取消事由2に対し審決の認定に誤りはない。すなわち「メッシュ」とは「網の目」を意味 ,し(広辞苑第五版・乙3 ,また「網の目」とは「緻密に組まれているも ),のにたとえる」のであるから(同・乙3「電源線同士および接地線同士 ),それぞれメッシュ状に構成」とは,電源線同士および接地線同士が網の目状に構成されている,すなわち,緻密に組まれている状態を意味していることは明らかである。原告は,広辞苑第五版(乙3)の「網に編んだものの糸・針金に囲まれたすきま」との記載を取り上げ,当該「…すきま」が,本件訂正後の請求項1における「メッシュ」の意味である旨主張するが,本件訂正後の請求項1の「…電源線同士および接地線同士それぞれメッシュ状に構成…」及び「…第1および第2の配線群によりメッシュ状に構成された電源線および接地線…」との記載から,配線の状態を指して「メッシュ状」としていることは明らかである。 (3)取消事由3に対し審決の認定に誤りはない。すなわち,引用例(甲1)には,多数組の共通接続配線がメモリセルアレイの内部を通っていることは一切記載されておらず,スナップ部に共通接続配線を通すからといって,スナップ部の数だけ共通接続配線の数が存在するわけではないことは明らかである。原告の指摘は,引用例(甲1)の第2図に示される,メモリセルアレイの内部に通る1組の共通接続配線6 ～6 および7 ～7 がスナップ部を通っていることをい7979うものに過ぎない。 (4)取消事由4に対し審決の判断に誤りはない。すなわち,電源線及び接地線とは,通常の状態において,各々,電源電位及び接地電位を維持しているものをいうことは当業者にとって常識であり,引用発明におけるｐチャネル側電源線φ及びSAPnチャネル側電源線φのように,センスアンプ活性時のみに,各々,電 SAN源電圧V及び接地電圧Vになる配線を電源線及び接地線とは呼ばない CC SSことは明らかである。 (5)取消事由5に対し取消事由4に関する原告の主張は失当であるので,取消事由5に関する原告の主張も失当である。 (6)取消事由6に対し審決の判断に誤りはない。すなわち,上記(2),(3)に照らし,審決の訂正発明,引用発明の認定に誤りはないし,しかも,引用発明のｐチャネル側電源線φ及びnチャネル側電源線φに接続された共通接続配線は,ビSAP SANット線にノイズを与える懸念のあるものであり,かかる共通接続配線をメッシュ状となるまでアレイ上に設けようなどとは,当業者であれば考えるはずもないから,訂正発明に対して動機付けになり得るようなものではない。さらに引用発明では,そもそも第1の方向に配線は3組しかないのであるから,これでは,感知増幅器駆動回路の電源配線の幅に感知増幅遅延時間が依存しなくなり電源配線の幅を狭く設定することができるなどの訂正発明の作用効果は何ら生じない。 (7)取消事由7に対し取消事由4に関する原告の主張は失当であるので,取消事由7に関する原告の主張も失当である。 (8)取消事由8に対し取消事由4及び6に関する原告の主張は失当であるので,取消事由8に関する主張も失当である。 (9)取消事由9に対し取消事由4及び6に関する原告の主張は失当であるので,取消事由9に関する原告の主張も失当である。 (10)取消事由10に対し審決の認定に誤りはない。すなわち,先願明細書(甲2の1～3)には,多数組のセンスアンプ用電源線がメモリブロックの内部を通っていることは一切記載されておらず,その第1図(a)に記載されているのは,センスアンプ駆動信号入力端子VNi及びVPiから延びている配線を通る選択信号によって同時に活性化されるセンスアンプ群をn個のメモリブロックMAi(i=0～n-1)に分けるということである。そして,真ん中を縦に延びているセンスアンプ用電源線は「…メモリブロック(MA0～MAi)間で接 ,続し共用したものであ…」り(先願明細書〔甲2の2〕の5頁14～15) , 行 ,縦に1組の電源線が延びていることを前提としているものであるからメモリブロックをn個に分けたからといって,センスアンプ用電源線の数が増えるわけではないことは明らかである。また,原告のアレイの領域に関する主張も,先願明細書の第3図の「周辺回路「メインアンプ「パッド」,」,群」及び「SHR・PC」を含む領域をメモリセルアレイと呼ばないことが自然であることなどに照らし,失当である。 (11)取消事由11に対し審決の判断に誤りはない。すなわち,上記(10)で述べたとおり,先願明細書(甲2)には,多数組のセンスアンプ用電源線がメモリブロックの内部を通っていることは一切記載されておらず,そもそも1組しか開示されていないのであるから,複数組の開示を前提とする原告の主張は失当である。 (12)取消事由12に対し取消事由11に関する原告の主張は失当であるので,取消事由12に関する原告の主張も失当である。第4当裁判所の判断1請求原因(1)(特許庁等における手続の経緯 ,(2)(本件訂正前発明の内 )容 ,(3)(本件訂正の内容 ,(4)(本件訂正後発明の内容 ,(5)(審決の内 )) )容)の各事実は,いずれも当事者間に争いがない。 2取消事由1(本件訂正の適否の判断の誤り)について(1)原告は,本件訂正後の特許請求の範囲には (新)請求項が11個含ま ,れるが,審決は (新)請求項1のみの特許要件を判断し (新)請求項2 , ,以降の10個の請求項については独立特許要件の判断を脱漏し,しかも本件訂正後の(新)請求項5～11は,引用発明及び先願発明との関係から明らかに独立特許要件を満たさないにもかかわらず,誤って訂正を認めたものである,すなわち,複数の請求項を有する特許について,訂正請求とみなされた訂正審判が請求されている場合であって,特許無効審判の請求対象となっていない請求項についても特許請求の範囲の減縮を目的とする訂正がなされたときは,特許無効審判の請求の対象となる請求項を除く全ての請求項についても独立特許要件が判断されなければならないのに,これを誤って判断を脱漏して,本件訂正を認めたものであり,とりわけ請求項4及び7,請求項5及び8はこれに該当する旨主張するので,検討する。 (2)アところで,平成3年1月28日に出願された本件特許の訂正に適用される平成6年法律第116号による改正前の特許法126条によれば,1項:特許権者は,第123条第1項の審判が特許庁に係属している場合を除き,願書に添付した明細書又は図面の訂正をすることについて審判を請求することができる。ただし,その訂正は,願書に添付した明細書又は図面に記載した事項の範囲内においてしなければならず,かつ,次に掲げる事項を目的とするものに限る。 1特許請求の範囲の減縮2誤記の訂正3明りょうでない記載の釈明2項:前項の明細書又は図面の訂正は,実質上特許請求の範囲を拡張し,又は変更するものであってはならない。 3項:第1項ただし書第1号の場合は,訂正後における特許請求の範囲に記載されている事項により構成される発明が特許出願の際独立して特許を受けることができるものでなければならない。とされていることから,本件訂正に係る(新)請求項5ないし11(訂正事項2～8)が「特許請求の範囲の減縮」に該当すれば上記独立特許要件(上記126条1項3項)が訂正の可否の審査要件となるが「誤記の訂正」又は「明りょうでない記載の釈明」であれば独立特許要件が訂正の可否の審査要件となることはないことになる。イ一方,本件訂正請求の内容は,添付の第2次審決によれば,①旧請求項1を新請求項1に変更すること(訂正事項1 ,)②旧請求項5を新請求項5に変更すること(訂正事項2 ,)③旧請求項6を新請求項6に変更すること(訂正事項3 ,)④旧請求項7の一部を新請求項7に変更すること(訂正事項4 ,)⑤旧請求項7の一部を新請求項8に変更すること(訂正事項5 ,)⑥旧請求項8を新請求項9に変更すること(訂正事項6 ,)), ⑦旧請求項9の一部を新請求項10に変更すること(訂正事項7), ⑧旧請求項9の一部を新請求項11に変更すること(訂正事項8⑨本件特許明細書(甲10)の段落【0013【0014】を】,上記①ないし⑧に合わせて変更すること(訂正事項9,10 ,)であるところ,第2次審決は,いずれも願書に添付した明細書又は図面に記載した事項の範囲内においてなされ,実質上特許請求の範囲を拡張し,又は変更するものではないとした上,a訂正事項1についての訂正(新請求項1)は,特許請求の範囲の減縮を目的とするものである,b訂正事項2,3(新請求項5,6)は,訂正前の旧請求項1を引用する請求項から独立請求項に訂正するものであって,明りょうでない記載の釈明を目的とするものに該当する(したがって,独立特許要件の審査は不要 ,)c訂正事項4は,訂正前の旧請求項1又は旧請求項6を引用する旧請求項7から旧請求項6のみを引用する請求項に訂正するものであって,明りょうでない記載の釈明を目的とするものに該当する(したがって独立特許要件の審査は不要 ,)d訂正事項5は,訂正前の旧請求項1又は旧請求項6を引用する旧請求項7から,旧請求項1を引用する請求項を独立請求項に変更するとともに,請求項の項番を新請求項8とするものであって,明りょうでない記載の釈明を目的とするものに該当する(したがって,独立特許要件の審査は不要 ,)e訂正事項6は,旧請求項1を引用する旧請求項8から独立請求項に変更するとともに,新請求項8の項番を「8」から「9」とするものであって,明りょうでない記載の釈明を目的とするものに該当する(したがって,独立特許要件の審査は不要 ,)f訂正事項7は,旧請求項1又は旧請求項8を引用する旧請求項9から,旧請求項8のみを引用する新請求項10に変更するものであって,明りょうでない記載の釈明を目的とするものに該当する(したがって,独立特許要件の審査は不要 ,)g訂正事項8は,旧請求項1又は旧請求項8を引用する旧請求項9から,旧請求項1を引用する請求項を独立請求項に変更するとともに,請求項の項番を新請求項11とするものであって,明りょうでない記載の釈明を目的とするものに該当する(したがって,独立特許要件の審査は不要 ,)h訂正事項9,10は,旧請求項から新請求項への内容を整合させるためのものであって,明りょうでない記載の釈明を目的とするものに該当する,としたものである。ウそこで,以上を前提にして,新請求項5以下(訂正事項2ないし10)について検討を加える。 (ア)訂正事項2,3この事項は,前記認定のとおり,旧請求項5,6に対して,訂正前の旧請求項1を引用する請求項から独立請求項の形式に変更するものであって,その内容に何ら変更がないから,明りょうでない記載の釈明を目的とするものに該当し,特許請求の範囲の減縮を内容とするものとはいえない。 (イ)訂正事項4この訂正は,前記認定のとおり,旧請求項7を新請求項7とするものであって,訂正前の旧請求項1または旧請求項6を引用する請求項の形式から旧請求項6のみを引用する請求項の形式に変更するものであるから,内容が実質的に減少しており,特許請求の範囲の減縮に該当するというほかない。被告は,旧請求項7と新請求項7,8とを対比すれば,その技術的内容に変更がないのであるから,特許請求の範囲の減縮に該当しないと主張する。しかし,平成6年法律第116号による改正前の法36条5項の規定等から明らかなように,特許請求の範囲は,特許を受けようとする発明の構成に欠くことのできない事項のみを記載した項である請求項に区分して記載しなければならず,同発明の有効性(新規性,進歩性等)についてもかかる各請求項毎に独立して判断され,放棄も各請求項毎にできるものであることに照らせば,減縮の有無も各請求項毎に判断されるべきものであるから,被告の上記主張は失当である。 (ウ)訂正事項5この訂正は,前記認定のとおり,訂正前の旧請求項1又は旧請求項6を引用する旧請求項7から旧請求項1を引用する請求項を独立請求項に変更するとともに,請求項の項番を新たな新請求項8とするものであって,上記(イ)に照らし,特許請求の範囲の減縮に該当する。 (エ)訂正事項6この訂正は,旧請求項8に対して,旧請求項1を引用する旧請求項8から独立請求項に変更するとともに,新請求項の項番を「8」から「9」とするものであって,その内容に何ら変更がないものであるから,明りょうでない記載の釈明を目的とするものに該当し,特許請求の範囲の減縮を内容とするものとはいえない。 (オ)訂正事項7この訂正は,訂正前の旧請求項1又は旧請求項8を引用する請求項の形式から,旧請求項8のみを引用する新請求項10に変更するものであって,上記(イ)に照らし,特許請求の範囲の減縮に該当する。 (カ)訂正事項8この訂正は,訂正前の旧請求項1又は旧請求項8を引用する請求項から旧請求項1を引用する請求項の形式を独立請求項の形式に変更するとともに,請求項の項番を新たな新請求項11とするものであって,上記(イ)に照らし,特許請求の範囲の減縮に該当する。 (キ)訂正事項9この訂正は,訂正事項1により訂正された新請求項1の内容に整合させるために,発明の詳細な説明の段落【0013】の記載を新明細書(乙5)の段落【0013】のとおり変更するものであって,明りょうでない記載の釈明を目的とするものに該当し,また,願書に添付した明細書又は図面に記載された事項の範囲内においてなされたものであって,実質上特許請求の範囲を拡張し,又は変更するものではない。 (ク)訂正事項10この訂正は,訂正事項2ないし8により訂正された新たな請求項5ないし11の内容に整合させるために,発明の詳細な説明の段落【0014】の記載を新明細書(乙5)の段落【0014】のとおり変更するものであって,明りょうでない記載の釈明を目的とするものに該当し,また,願書に添付した明細書又は図面に記載された事項の範囲内においてなされたものであって,実質上特許請求の範囲を拡張し,又は変更するものではない。ウ上記イの検討によると,本件訂正の訂正事項4,5,7及び8については「特許請求の範囲の減縮」に該当するところ,審決は,前記のとおり「明りょうでない記載の釈明」に当たるとして,独立特許要件の判断をしないで本件訂正を認容したものであるから,違法というほかない。エもっとも,訂正に係る新請求項5ないし11について独立特許要件が具備されていると判断されるのであれば,上記判断の遺脱は審決の結論に影響を及ぼさないと解する余地がある。しかし,新請求項5ないし11が引用するのが新請求項1(訂正発明)であれば後記のとおり独立特許要件を具備していると解されるものの,前記のとおり新請求項5ないし11が引用しているのは実質的には旧請求項1であって,同請求項は,第1次審決(甲11)が指摘するように,特許要件を欠くと解されるから,結局,上記判断の遺脱は審決の結論に影響を及ぼすというべきである。原告の取消事由1の主張は理由がある。なお,本件訴訟の審理の経緯にかんがみ,訂正発明の特許要件の有無に関する取消事由2ないし12について,念のため判断する。 3取消事由2(訂正発明の要旨の認定の誤り)について(1)ア訂正発明の特許請求の範囲(請求項1)は,前記第3,1(4)に記載したとおりであるところ,同特許請求の範囲においては「メッシュ状」に,関し,(ア)「…複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し,…」(イ)「第1の方向に電源線および接地線からなる複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し,…前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した…」と記載されているが,上記(ア)からは「メッシュ状」とは,複数の記憶 ,素子群および感知増幅器列が配置されてなるアレイの領域において,電源線同士で構成されたものの形態,及び,接地線同士で構成されたものの形態,を示す用語であると認められ,また,上記(イ)からは「メッシュ,状」とは,電源線および接地線からなる複数の第1の配線群及び第2の配線群により構成された形態を示す用語と認められる。 , , イ広辞苑第五版(乙3)によれば「メッシュ」とは「網の目」を意味しかかる「網の目」とは「緻密に組まれているものにたとえる」ものである。そして,訂正発明が「メッシュ」そのものではなく「メッシュ状」とい ,う文言を使用し,形状(状態)を表していることに照らせば「メッシュ,状」との文言は,網の目状に「緻密に組まれているものにたとえる」と ,いう意味を有すると認められる。ウ以上のア,イに,訂正発明の特許請求の範囲(請求項1)の記載から,複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において,該複数の各感知増幅器列に対してそれぞれ分散配置された複数の感知増幅器駆動回路に,第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した構成が把握できることを併せ考慮すれば,当業者(その発明の属する技術の分野における通常の知識を有する者)は「メッシュ状」とは,網の目状に,緻密に組 ,まれているものと理解するというべきである。。 (2)以上のことは,訂正明細書(甲10,乙5)の記載からも裏付けられるアすなわち,訂正明細書の発明の詳細な説明には,以下の(ア)～(カ)の記載がある。 (ア)産業上の利用分野この発明は,半導体記憶装置,主としてダイナミックランダムアクセスメモリ(以下,DRAMと略す)に関連したものである (段落【0。 001 )】(イ)従来の技術a図6(a) は従来のDRAMの要部構成図を示すものである。同図において,1は情報を蓄える記憶素子(メモリセル ,2,2′は記憶素子 )1から読み出した信号電荷を転送するビット線,3は特定の記憶素子1を選択するワード線,4は特定のワード線3を駆動するローデコーダ回路,6はビット線2,2′を通して送られてきた微小信号を増幅する感知増幅器(センスアンプ ,5は指定された感知増幅器6を選択するた )めのコラムデコーダ回路,7は感知増幅器6のNチャネル側を引き抜き駆動するNチャネル側感知増幅器駆動線,8は感知増幅器6のPチャネル側を引き上げ駆動するPチャネル側感知増幅器駆動線,9はNチャネル側感知増幅器駆動線7を駆動するNチャネル型感知増幅器駆動用MOSトランジスタ,10はPチャネル側感知増幅器駆動線8を駆動するPチャネル型感知増幅器駆動用MOSトランジスタである。11は接地線,12は電源線,VSSは接地線電位,VDDは電源線電位である。13および14は感知増幅器6からデータを出力するためのデータ線である。16は主増幅器である (段落【0002 ) 。】bつぎに…従来のDRAMの動作を説明する。ローデコーダ回路4によって1本のワード線3が選択される。これによって,このワード線3に接続された記憶素子1のデータが例えばビット線2に出力される。この結果,ビット線2と2′間に微小な電位差が発生し,これを感知増幅器6が増幅する。この増幅されたデータは,図7中のデータ出力用トランジスタ15A,15Bを介してデータ線13,14を通り,さらに主増幅器16によって増幅されチップ外に出力される (段落【000。 4 )】c図8において,実線A1 およびA2 はビット線2,2′の電位波形であり,Nチャネル側感知増幅器駆動線7およびPチャネル側感知増幅器駆動線8の配線抵抗が無視できる場合を示している。ところが実際の場合,それらの配線抵抗は無視できず,Nチャネル型感知増幅器駆動用MOSトランジスタ9およびPチャネル型感知増幅器駆動用MOSトランジスタ10から遠い位置にある対となっているビット線2,2′の場合,一点鎖線B1およびB2 で示すような電位波形となる。なぜなら,例えばNチャネル側感知増幅器駆動線7は,感知増幅器6を介して群を構成する多数本のビット線2,2′の電位を引き抜き,その結果ビット線2,2′の電位を下げているが,このNチャネル側感知増幅器駆動線7が全てのビット線2,2′に共通であるため,Nチャネル型感知増幅器駆動用MOSトランジスタ9から遠い地点ほどNチャネル側感知増幅器駆動線7の実際の電位降下は遅く,その結果感知増幅が遅れるわけである。 (段落【0006 )】(ウ)発明が解決しようとする課題a前記のような従来例の構成では,感知増幅器のNチャネル側電源線VSNおよびPチャネル側電源線VSPの配線抵抗のため,感知増幅器の場所によっては大きな感知増幅遅延が発生し,半導体記憶装置全体のアクセスタイムが長くなるという問題があった。また,この感知増幅遅延時間は,高集積化のために感知増幅器のNチャネル側電源線VSNおよびPチャネル側電源線VSPの線幅を細くすると急増し,半導体記憶装置の高集積化の障害となっていた (段落【0011 ) 。】b従って,この発明の目的は,感知増幅器へ給電する電源配線の配線抵抗に起因する感知増幅遅延時間を短くしてアクセスタイムを短くするとともに,高集積化を可能とする半導体記憶装置を提供することである。 (段落【0012 )】(エ)作用a請求項1記載の構成によれば,第1の配線群と第2の配線群とをそれらの交点で等電位のもの同士で相互に接続することにより,第1および第2の配線群をメッシュ状に構成する。また,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列について分散配置するとともに,メッシュ状となって配線抵抗が小さくなった第1および第2の配線群の最寄りの箇所から感知増幅器駆動回路に電源供給する。これによって,感知増幅器と感知増幅器駆動回路との配線距離を短くするレイアウトが可能となり,このレイアウトにより,感知増幅器の感知増幅遅延時間を短くすることが可能となり,全体としてアクセスタイムを短くすることができる (段落【0015 ) 。】bまた,感知増幅器駆動回路に給電する電源配線(第1および第2の配線群)をメッシュ状に構成すると,感知増幅器駆動回路の電源配線の幅に感知増幅遅延時間が依存しなくなり,上記電源配線の幅を狭く設定することができる。従って,電源配線をアレイ上に設けることができ,高集積化が可能となる。さらに,感知増幅器駆動回路の電源配線をメッシュ状にすると,感知増幅器の電源配線と周辺回路の電源配線とを分離することができる。この結果,クロストークを抑えることができる (段。落【0016 )】cまた,感知増幅器駆動回路の電源配線をメッシュ状にすると,電源配線の各々を細くしても全体として必要な電源容量を得ることができ,各配線を細くしても電源容量的にまったく問題はない。請求項2記載の構成によれば,感知増幅器駆動回路を記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置しているため,トータルチップサイズに対するセルアレイ(記憶素子領域)の比率を高めることができる (段落【001。 7 )】(オ)実施例aこの半導体記憶装置の特徴は,記憶素子群の配置領域102上,感知増幅器列の配置領域101およびワード線裏打ち領域44を含めて電源配線(電源線12および接地線11)をメッシュ状に形成するとともに,感知増幅器を駆動する感知増幅器駆動回路を分散配置し,メッシュ状の電源配線の最寄りの箇所から感知増幅器駆動回路に給電し,感知増幅器駆動回路と感知増幅器との配線距離を短くするレイアウトを採用した点であり,その点から従来のDRAMにはなかった種々の効果が生じるのである (第1の実施例・段落【0021 ) 。】b以上の構成によれば…まず,感知増幅器駆動線7,8の配線抵抗に起因する感知増幅器遅延を最小限にすることができる。なぜなら,データ出力用の感知増幅器駆動回路57を感知増幅器駆動線7,8上に分散的に配置することができ,この結果感知増幅器6から感知増幅器駆動回路57までの感知増幅器駆動線7,8の平均距離を従来の場合の8分の1から32分の1にすることが可能であり,その分,配線抵抗を低減させ,感知増幅遅延を最小にすることができる。このことは,記憶素子領域上,感知増幅器6上およびワード線裏打ち領域44を含めてメッシュ状に電源線12および接地線11の配線を形成したことによって初めて可能となったものである。すなわち,メッシュ状の電源線12および接地線11から分散配置した複数の感知増幅器駆動回路57に給電する構成であるので,複数の感知増幅器駆動回路57に対して動作に十分な電流を供給することが可能となったのである (段落【0029 ) 。】(カ)発明の効果a請求項1記載の半導体記憶装置によれば,第1の配線群と第2の配線群とをそれらの交点で等電位のもの同士で相互に接続することにより,第1および第2の配線群をメッシュ状に構成し,かつ感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列について分散配置するとともに,メッシュ状となって配線抵抗が小さくなった第1および第2の配線群の最寄りの箇所から感知増幅器駆動回路に電源供給するので,感知増幅器と感知増幅器駆動回路との配線距離を短くするレイアウトが可能となり,このレイアウトにより,感知増幅器の感知増幅遅延時間を短くすることが可能となり,全体としてアクセスタイムを短くすることができる (段落【0037 ) 。】bまた,感知増幅器駆動回路に給電する電源配線(第1および第2の配線群)をメッシュ状に構成すると,感知増幅器駆動回路の電源配線の幅に感知増幅遅延時間が依存しなくなり,上記電源配線の幅を狭く設定することができ,従って電源配線をアレイ上に設けることができ,高集積化が可能となる。さらに,感知増幅器駆動回路の電源配線をメッシュ状にすると,感知増幅器の電源配線と周辺回路の電源配線とを分離することができるので,クロストークを抑えることができる (段落【003。 8 )】cまた,感知増幅器駆動回路の電源配線をメッシュ状にすると,電源配線の各々を細くしても全体として必要な電源容量を得ることができ,各配線を細くしても電源容量的にまったく問題はない。請求項2記載の半導体記憶装置によれば,感知増幅器駆動回路を記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置しているため,トータルチップサイズに対するセルアレイ(記憶素子領域)の比率を高めることができる (段落。【0039 )】イ以上のア(ア)～(カ)の記載によれば,訂正発明は,感知増幅器駆動線の配線抵抗に起因する感知増幅遅延時間の発生という課題を解決するため,電源線同士および接地線同士をそれぞれ「メッシュ状」に構成し「メッ,シュ状」となって配線抵抗が小さくなった第1および第2の配線群の最寄りの箇所から感知増幅器駆動回路に電源供給する構成を採用したことにより,感知増幅遅延の最小化を図ったものと認められるから「メッシュ,状」との文言も,感知増幅器駆動線の配線抵抗を小さくして感知増幅遅延時間を短くすることを可能とする程度に密に組まれているものと理解することができる。 (3)以上の(1),(2)によれば,訂正発明の「電源線同士および接地線同士それぞれメッシュ状に構成」とは,電源線同士および接地線同士が,網の目状に,緻密に組まれている状態を意味していると解するのが相当であるから,原告主張の取消事由2は理由がない。 (4)原告の主張に対する補足的説明ア原告は,訂正発明の「メッシュ状」という表現のみからはその目の細かさは表されておらず,これが直ちに,緻密に組まれているメッシュと解釈されるものでもない「メッシュ状」とは,網の目状,すなわち,縦方向 ,及び横方向にそれぞれ複数組ずつ配置されている状態を意味するというのが自然な文言解釈であると主張する。しかし,上記(1)～(3)で説示したとおり,訂正発明の「メッシュ状」との文言は,当業者であれば,その特許請求の範囲の文言の通常の意味として,電源線同士および接地線同士が,網の目状に,緻密に組まれている状態を意味していると解することができるものであって,かかる解釈は,本件訂正明細書(甲10,乙5)の記載にも裏付けられるものである。以上によれば,原告の上記主張は採用することができない。イまた原告は,広辞苑第五版(乙3)の「メッシュ」の項目には,メッシュの目が粗いか細かいかの限定はなく「メッシュ」の一つの意味として ,「網の目」を挙げているに過ぎず,さらに「網の目」については「網に編んだものの糸・針金に囲まれたすきま」を意味するものと記載している旨主張する。 , しかし,上記(1)イに説示したとおり,広辞苑第五版(乙3)によれば「メッシュ」とは「網の目」を意味し,かかる「網の目」とは「緻密に組まれているものにたとえる」ものと認められるところ,訂正発明が「メ,ッシュ」そのものではなく「メッシュ状」という文言を使用し,形状(状態)を表していることに照らせば「メッシュ状」との文言は,網の目状 ,に「緻密に組まれているものにたとえる」という意味を有すると認められる。そして,これに上記アで説示したとおり,訂正発明の「メッシュ状」との文言は,当業者であれば,その特許請求の範囲の文言の通常の意味として,電源線同士および接地線同士が,網の目状に,緻密に組まれている状態を意味していると解することができるものであって,かかる解釈は,本件訂正明細書(甲10,乙5)の記載にも裏付けられるものであることも併せ考慮すれば,これを「網に編んだものの糸・針金に囲まれたすきま」を意味するものとみることはできない。以上によれば,原告の上記主張を採用することはできない。ウまた原告は,粗密につき何ら限定のない「メッシュ状」という特許請求の範囲の記載を解釈するに際して,特許請求の範囲の技術的意義が一義的に明確に理解できるにもかかわらず,特段の事情なく,実施例の記載を参酌して「緻密に組まれているメッシュ」と限定解釈することは許されない旨主張する。しかし,上記(1)～(3)で説示したとおり,訂正発明の「メッシュ状」との文言は,当業者であれば,その特許請求の範囲の文言の通常の意味として,電源線同士および接地線同士が,網の目状に,緻密に組まれている状態を意味していると解することができるものであるから,訂正発明の「メッシュ状」との文言が粗密につき何ら限定のないものであるとの原告の主張の前提が既に失当と言わなければならない。 4取消事由3(引用発明の認定の誤り)について(1)引用例(甲1)には,以下の記載がある。ア「第2図は,半導体基板上に第1図で示したDRAM要部構成を複数個配置した構成を示す。複数個のメモリセルアレイ3(3 ,3 ,…)とセン12スアンプ4(4 ,4 ,…)が図のように配置されている。ここでは, 12ロウアドレスストローブ信号(RAS)が活性の時に同時に選択されるメモリセルアレイがチップ全体の半分である,二分の一パーシャルアクティブ方式の場合について説明する。RASが活性の時に同時に選択されるワード線は,偶数番目のセルアレイ,あるいは奇数番目のセルアレイだけに含まれ,偶数番目のセルアレイのワード線と奇数番目のセルアレイのワード線が同時に選択されることはない。各センスアンプ部にはセンスアンプ部によって異ったビット線センスアンプ選択クロックφ(φ,SSPSSP1φ… ,φ(φ,φ…)が配設されている。各セン SSP2SSNSSN1SSN2 )スアンプ部に配設されたセンスアンプ駆動用電源線φ,φは活性SAPSAN化されるセンスアンプ部と非活性のセンスアンプ部で最小限一箇所以上お互いに接続されている。この実施例では,セルアレイの外部で共通接続配1616 7 線6 ～6 および7 ～7 により,セルアレイ内部で共通接続配線6～6 および7 ～7 により,共通接続されている(3頁右上欄19979 。」行～右下欄2行)イ「一般にワード線は,その配線遅延を小さくするためにポリシリコンに代表される第1の配線材料と,それよりも抵抗率の小さい,アルミニウムに代表される第2の配線材料からなる2重構造を取り,第1の配線材料と第2の配線材料とは,セルアレイ中で最低1箇所以上互いに接続されている。この接続部分をワード線のスナップ部と呼ぶ。このワード線のスナップ部では,ビット線の間隔が他に比べて大きくなっているため,この部分に配線を通すとビット線に与えるノイズの影響を小さくすることができる。 7979 従って,セルアレイの内部を通す共通接続配線6 ～6 および7 ～7は,ワード線のスナップ部を通す(同頁右下欄2行～15行) 。」(2)上記(1)ア,イによれば,上記「ワード線スナップ部」と呼ばれる「セルアレイ中で最低1箇所以上互いに接続されている」部分は,ワード線を構成する「ポリシリコンに代表される第1の配線材料」と「それよりも抵抗率,の小さい,アルミニウムに代表される第2の配線材料」とがセルアレイ中で接続されている部分であり,その第1及び第2の配線材料とが1箇所以上接続されていることを示しているに止まり,このことが,直ちに共通接続配線が多数組存在することを示すものとはいえない。これは,上記(1)イの「…このワード線のスナップ部では,ビット線の間隔が他に比べて大きくなっているため,この部分に配線を通すとビット線に与えるノイズの影響を小さくすることができる。従って,セルアレイの内部を通す共通接続配線6 ～67および7 ～7 は,ワード線のスナップ部を通す」との記載からも裏付 979 。けられる。なぜなら,同記載によれば,配線によるビット線へのノイズの影響を小さくするために「6 ～6 および7 ～7 」で示される1組の ,7979「共通接続配線」を「ワード線のスナップ部」に通すことが理解できるか ,らである。 (3)原告は,引用例(甲1)には「…セルアレイの内部を通す共通接続配 ,線6 ～6 および7 ～7 は,ワード線のスナップ部を通す(3頁右下7979 。」欄13行～15行)との記載があり,このワード線のスナップ部とは「…,セルアレイ中で最低1箇所以上互いに接続されている…」部分であるから(3頁右下欄7行～8行 ,引用発明には「1組」ではなく「多数組」の共 )通接続配線が開示されているといえると主張するが,上記(2)の説示に照らし,採用することができない。以上によれば,原告の取消事由3の主張は理由がない。 5取消事由4(引用発明との相違点1の判断の誤り)について(1)引用例(甲1)には,以下のア,イの記載があり,以下のウの図面がある。ア「…各ビット線対BL,BLにはメモリセル1から読み出された情報を増幅するためのビット線センスアンプ2が設けられている。このビット線センスアンプ2は,第4図に示すように二個のｐチャネルMOSトランジスタQQと二個のnチャネルMOSトランジスタQQから21,22 23,24構成されたCMOSフリップフロップからなる周知のものであるが,従来とは異なって,ｐチャネル側の駆動用電源線φと二個のｐチャネルMSAPOSトランジスタQQのソースとの間に,ｐチャネルMOSトラ 21,22ンジスタQからなるトランスファーゲートを設ける。同様にnチャネ 25SAN 23,ル側の駆動用電源線φと二個のnチャネルMOSトランジスタQQのソースとの間にnチャネルMOSトランジスタQからなるトラ24 26ンスファーゲートを設ける。選択されたセルを含むセルアレイに接続されたビット線センスアンプの選択的な活性化は,これらのトランスファーゲートQQのゲートに入力されたビット線センスアンプ選択クロッ25,26クφ,φにより行なわれる。… (3頁左上欄12行～右上欄1 SSPSSN 」2行)イ「第2図において,5(5 ,5 ,…)はセンスアンプ駆動用電源ク12ロックの発生およびイコライズ回路である。このセンスアンプ駆動用電源クロックの発生およびイコライズ回路は第5図に示すように,センスアンプ活性時にｐチャネル側電源線φを電源電圧Vccに,nチャネル側SAP電源線φを接地電圧Vｓｓにそれぞれ短絡するPチャネルMOSトラ SANンジスタQ,NチャンネルMOSトランジスタQと,イコライズ用 51 52EQL SAPSクロックφをゲート入力信号とし,RASが非活性時にφとφをイコライズするNチャネルMOSトランジスタQ,および,RA AN 55Sが非活性時にφ,φの電位をビット線のプリチャージの電位と SAPSAN等しいVにプリチャージするため,VとφおよびVとφ EQL EQLSAPEQLを短絡するNチャネルMOSトランジスタQ,Qにより構成さ SAN 5354れる。センスアンプ駆動用電源線φ,φは複数個のセンスアンプ SAPSAN部にわたって共通であるから,電源クロックおよびイコライズ回路5は各センスアンプ部ごとに配置しなくても良いが,RASの活性時にVccとφ,Vｓｓとφの電位ができるだけ等しくなるように,各センス SAP SANアンプ部ごとに配置することが望ましい(3頁右下欄下5行～4頁左。」上欄下2行)ウ第4図:ビット線センスアンプの構成を示す図第5図:ビット線センスアンプ駆動用電源クロックの発生回路およびイコライズ回路の構成を示す図<第4図> <第5図>(2)上記(1)ア～ウによれば,引用発明のセンスアンプ(第4図)は,そのセンスアンプ活性時に,PチャネルMOSトランジスタQ及びNチャンネ51ルMOSトランジスタQを介して,電源電圧Vccとなるｐチャネル側52駆動用電源線φ及び接地電圧Vｓｓとなるnチャネル側駆動用電源線φ SAPに接続されるものであるから,ｐチャネル側駆動用電源線φ及びn SAN SAPチャネル側駆動用電源線φは,センスアンプ(第4図)に電源を供給し SANこれを駆動する配線であるとは言えるが,センスアンプを駆動する回路(第5図)に電源を供給する電源線,接地線に相当するものということはできない。そして,引用例(甲1)において,センスアンプを駆動する回路(第5図)に電源を供給するものについては,僅かに第5図において,左上部に位置しPチャネルMOSトランジスタQを介して電源電圧Vccにつなが51る電源線,及び,右上部に位置しNチャンネルMOSトランジスタQを 52介して接地電圧Vｓｓにつながる接地線であることを示唆する配線が記載されているが,二つの配線が略平行に記載されているのみで交差もしておらず,各配線群が具体的にどのような方向にどのような状態で形成されているかは不明であり,これ以外には,センスアンプを駆動する回路に電源を供給する配線についての記載自体がそもそも見当たらない。以上によれば,引用発明との相違点1に係る構成である電源線および接地線からなる配線群の形成の状態につき,引用発明においては,各配線群が具体的にどのような方向にどのような状態で形成されているかがそもそも明らかでないのであるから,相違点1は実質的な相違点であるというべきであるし,かかる引用発明に基づいて,当業者が,上記相違点1についての訂正発明の構成を容易に想到できたものということもできない。以上によれば,原告主張の取消事由4は理由がない。 (3)原告の主張に対する補足的説明ア原告は,引用発明のnチャネル側電源線φとｐチャネル側電源線φSANはそれぞれ訂正発明の「接地線」と「電源線」に相当することを前提 SAPに,審決の相違点1の判断は誤りであるとの主張をするが,かかる原告の主張は,上記(2)の説示に照らし失当である。イ原告は,引用発明のnチャネル側電源線φとｐチャネル側電源線φSANが「接地線」と「電源線」とは形式的・表現的に異なるとしても, SAP ,引用発明のnチャネル側電源線φとｐチャネル側電源線φは,非SAN SAP動作時(センスアンプ非活性時)にV/2の電圧にイコライズされる CCに過ぎず,これは,訂正発明の作用効果を奏する上で,全く無関係であって,センスアンプ動作時に電源線や接地線として機能する引用発明のｐチャネル側電源線φとnチャネル側電源線φは,それぞれ,実質的SAP SANに「電源線」や「接地線」である旨主張する。しかし,センスアンプの非活性時の状態や動作時の状態いかんにかかわらず,上記(2)で説示したとおり,ｐチャネル側駆動用電源線φ及びSAPnチャネル側駆動用電源線φは,センスアンプ(第4図)に電源を供 SAN給しこれを駆動する配線であるとは言えるが,センスアンプを駆動する回路(第5図)に電源を供給する電源線,接地線に相当するものということはできないのであるから,原告の上記主張は失当である。 6取消事由5(引用発明との相違点2の判断の誤り)について原告の取消事由5に係る主張は,その内容自体から,取消事由4を前提とするものであることが明らかであるが,上記5に説示したとおり,取消事由4は理由がないのであるから,その余について判断するまでもなく,取消事由5の主張も理由がない。 7取消事由6(引用発明との相違点3-1の判断の誤り)について原告は,審決は,引用発明との相違点3-1を判断する前提として,そもそも「メッシュ状」を緻密に組まれているという意味に誤って限定解釈している上,仮に「メッシュ状」を「緻密に組まれている」と解釈できたとしても,引用発明には「多数組」の共通接続配線が開示されているといえるから,これは緻密に組まれていると十分評価できる,また仮にそう評価できないとしても,「多数組」と「緻密」と評価される程の組数とは,境界の明確でない概念であり,結局のところ程度問題であるから,既に複数組の電源線の組が開示されている以上,これを増やすこと自体には何ら困難性はないと主張する。しかし,前記3,4で説示したとおり,審決の訂正発明に係る「メッシュ状」の文言解釈や引用発明に開示された共通接続配線の組数についての認定に誤りはない。また,上記5に説示したとおり,訂正発明の相違点3-1に係る構成である電源線同士および接地線同士の配線態様につき,引用発明においては,各配線群が具体的にどのような方向にどのような状態で形成されているかがそもそも明らかでないのであるから,相違点3-1は実質的な相違点というべきであるし,かかる引用発明に基づいて,当業者が,相違点3-1についての訂正発明の構成を容易に想到できたものということもできない。以上によれば,原告主張の取消事由6は理由がない。 8取消事由7(引用発明との相違点3-2の判断の誤り)について原告の取消事由7に係る主張は,その内容自体から,取消事由4を前提とするものであることが明らかであるが,上記5に説示したとおり,取消事由4の主張には理由がないのであるから,その余について判断するまでもなく,取消事由7の主張も理由がない。 9取消事由8(引用発明との相違点3-3の判断の誤り)について原告の取消事由8に係る主張は,その内容自体から,取消事由4及び6を前提とするものであることが明らかであるが,上記5及び7に説示したとおり,取消事由4及び6の主張にはいずれも理由がないのであるから,その余について判断するまでもなく,取消事由8の主張も理由がない。 10取消事由9(引用発明との相違点4の判断の誤り)について原告の取消事由9に係る主張は,その内容自体から,取消事由4及び6を前提とするものであることが明らかであるが,上記5及び7に説示したとおり,取消事由4及び6の主張にはいずれも理由がないのであるから,その余について判断するまでもなく,取消事由9の主張も理由がない。 11取消事由10(先願発明の認定の誤り)について(1)先願明細書(甲2の1～3)には,以下のア～ウの記載があり,エの内容の記載がなされた図面がある。ア「発明が解決しようとする課題】…従来技術においては,…負荷容量【や配線抵抗の増加に伴う充放電時間の遅延に対処することが困難になる。本発明の目的は,このような問題を改善し,高速で動作可能な半導体集積回路技術を提供することにある。【課題を解決するための手段】上記目的は,選択信号線によって同時に活性化されるセンスアンプ群を複数のブロックに分割し,該センスアンプ群毎にセンスアンプ駆動用の電源線を選択信号線と交差するように設けることにより達成される。【作用】上記手段によって,各電源線あたりの負荷容量は1/n(n:分割数)に減少するため,充放電の時定数を大幅に低減でき…るようになる」。 ( 甲2の2〕4頁1行～下3行) 〔イ「第1図は,本発明の第1の実施例である。この回路は各センスアンプSA内に,センスアンプ駆動用MOSトランジスタ(MP4,MN4)を設け,センスアンプ用電源線をメモリブロック(MA0～MAi)間で接続し共用したものである。この,センスアンプ駆動用MOSトランジスタの定数はセンスアンプを構成するMOSトランジスタの定数と同程度でよい。 …本発明では,センスアンプ用電源線を選択メモリブロック(MA0)と非選択メモリブロック(MA1～MAi)間で接続し共用しているため,電源線抵抗を小さくできる。このため,センスアンプを構成するトランジスタのソ-ス電圧の上昇が小さくなり,センスアンプを構成するトランジスタが十分オンし,デ-タ線を高速で増幅できる(同5頁11行～6。」頁16行)ウ「一方,第2図に示すような従来の構造では,センスアンプ用駆動信号線をメモリブロック(MA0～MAi)間で接続し共用できないため,信号線の抵抗が大きくなる。このため,センスアンプを構成するトランジスタのソ-ス電圧が大きく上昇し,センスアンプを構成するトランジスタが十分オンせず,デ-タ線を高速で増幅できなくなる(7頁5行～11。」行)エ第1図(a(d)の回路構成図には,縦に延びる電源線であるセン ),スアンプ駆動用の電源線は,メモリブロック(MA0～MAi)外の左端,メモリブロック(MA0～MAi)内部の中央及びメモリブロック(MA0～MAi)外の右端,の3組が存在している。 (2)上記(1)ア～エによれば,先願発明は,センスアンプ群を複数のメモリブロックに対応させて分割し,そのセンスアンプ群毎にセンスアンプ駆動用の電源線をセンスアンプの選択信号線に交差するように設け,これを該メモリブロック(MA0～MAi)間で接続し共用する構成を採用することにより,負荷容量や配線抵抗の増加に伴う充放電時間の遅延という問題を改善し,高速で動作可能な半導体集積回路技術を提供するものと認められる。したがって,先願発明は,センスアンプ駆動用の電源線をセンスアンプの選択信号線に交差するように設け,これを該メモリブロック(MA0～MAi)間で接続し共用するものであるが,そのセンスアンプ駆動用の電源線の組数については,先願明細書(甲2の1～3)中にも,上記(1)エのとおりメモリセルアレイの内部のセンスアンプ駆動用の電源線が1組開示された図面があるに止まり,これ以外に,上記電源線の組数について示唆する記載は何ら見当たらない。以上によれば,原告主張の取消事由10は理由がない。 (3)ア原告は,先願明細書(甲2の2)には「…選択信号線によって同時 ,に活性化されるセンスアンプ群を複数のブロックに分割し,該センスアンプ群毎にセンスアンプ駆動用の電源線を選択信号線と交差するように設けることにより…各電源線あたりの負荷容量は1/n(n:分割数)に減少する… (4頁9行～16行)との記載があるから,メモリブロックの内」部に,図面上は1組しか電源線対の開示がないとしても「多数組」の電,源線対が実質的に開示されているといえると主張する。しかし,先願明細書には,上記(1)アのように「課題を解決するため ,【の手段】上記目的は,選択信号線によって同時に活性化されるセンスアンプ群を複数のブロックに分割し,該センスアンプ群毎にセンスアンプ駆動用の電源線を選択信号線と交差するように設けることにより達成される」と記載され「分割」とはセンスアンプ群を複数のブロックに分け。,るという意味で使用されており,また「各電源線あたりの負荷容量」の ,各電源線とは「各電源線あたりの負荷容量」の記載に先行する「上記手 ,段によって」との記載から,センスアンプ群毎のセンスアンプ駆動用の ,電源線を意味することは明らかであるところ,そのセンスアンプ群毎のセンスアンプ駆動用の電源線が複数のブロック(n)に分割することで構成されるために「各電源線あたりの負荷容量は1/n(n:分割数)に減 ,少する」という作用を得るものと認められるのであるから,上記の「1/n(n:分割数」のnは,メモリセルアレイの内部のセンスアンプ駆動 )用の電源線の組数に結びつくものではなく,分割されたメモリブロック及びセンスアンプ群のブロック数を意味するに過ぎないと解するのが相当である。以上によれば,原告の上記主張は採用することができない。イ原告は,メモリセルアレイがサブアレイに分割され,サブアレイとサブアレイの間にデコーダやセンスアンプ等が含まれている場合であっても,全体としてメモリセルアレイがアレイ状に配置されていれば,その領域はメモリセルアレイといえるから,先願明細書の第3図に記載された全ての領域がアレイの領域であると主張する。しかし,先願発明は,上記(1)アに記載されるように,選択信号線によって活性化されるセンスアンプ群が複数のメモリブロックに分割されるものであるから,メモリブロックの外側にセンスアンプ群が配置されているということはできないし,デコーダについても,その位置について先願明細書の発明の詳細な説明に何ら記載がなされていないことに照らすと,同明細書(甲2)の第1図はあくまで模式的な記載に過ぎないと見るのが自然である。また,先願明細書(甲2)の第3図を見ても,少なくとも「周辺回路「メインアンプ「パッド群」及び「SHR・PC」と記載さ」,」,れた部分はアレイの領域ということはできないから,この部分においても電源線,接地線の配線群がつながっているとみることはできない。以上によれば,原告の上記主張は採用することができない。 12取消事由11(先願発明との相違点3の判断の誤り)について原告は,審決は,先願発明との相違点3を判断する前提として,そもそも「メッシュ状」を緻密に組まれているという意味に誤って限定解釈している上,仮に「メッシュ状」を「緻密に組まれている」と解釈できたとしても,先願発明は,メモリブロックの内部に「多数組」の電源線対が実質的に開示されているといえるから,これは緻密に組まれていると十分評価できるし,仮にそう評価できないとしても「多数組」と「緻密」と評価される程の組数とは,境界 ,の明確でない概念であり,結局のところ程度問題であるから,既に複数組の電源線の組が開示されている以上,先願発明との相違点3は実質的なものではないと主張する。しかし,前記3で説示したとおり,審決の訂正発明に係る「メッシュ状」の文言解釈に誤りはないし,また,前記11で説示したとおり,先願発明は,センスアンプ駆動用の電源線をセンスアンプの選択信号線に交差するように設け,これを該メモリブロック(MA0～MAi)間で接続し共用するものであるが,メモリセルアレイの内部のセンスアンプ駆動用の電源線はせいぜい1組開示されているに過ぎないのであるから,このような先願発明が,訂正発明の相違点3に係る構成である電源線同士および接地線同士のメッシュ状の構成と実質的に同一ということはできない。以上によれば,原告主張の取消事由11は理由がない。 13取消事由12(先願発明との相違点4の判断の誤り)について原告の取消事由12に係る主張は,その内容自体から,取消事由11を前提とするものであることが明らかであるが,上記12に説示したとおり,取消事由11の主張には理由がないのであるから,その余について判断するまでもなく,取消事由12の主張も理由がない。 14結語以上によれば,原告主張の取消事由1は理由があることになるから,審決は違法として取消しを免れない。よって,原告の本訴請求はこれを認容することとして,主文のとおり判決する。

事実及び理由

全容
第1請求主文と同旨第2事案の概要被告は,後記特許の特許権者であるが,原告において上記特許の請求項1(訂正前)について無効審判請求をしたところ,特許庁が平成17年11月28日付けでこれを無効とする旨の審決(第1次審決)をしたことから,被告が当庁に第1次審決の取消しを求める訴訟を提起した。
その後被告が,上記特許につき訂正審判請求をしたことから,当庁が平成18年4月14日付けで特許法(以下「法」という )181条2項に基づく審。
決取消しの決定をしたので,特許庁において再び上記無効審判請求の当否について審理されることになった。そして特許庁は,平成18年9月15日付けで第1次審決の結論とは逆に,無効審判請求不成立の審決(第2次審決)をしたことから,原告がその取消しを求めたのが本件訴訟である。
第3当事者の主張1請求の原因(1)特許庁等における手続の経緯ア被告は,優先権主張日を平成2年7月6日(日本国)として,平成3年1月28日,名称を「半導体記憶装置」とする発明について特許出願(特願平3-8713号)をし,平成10年3月13日,特許庁から特許第2758504号として設定登録を受けた(請求項1～9。甲10。以下「本件特許」という。)ところが原告から,本件特許の請求項1につき特許無効審判請求がなされたので,特許庁はこれを無効2005-80172号事件として審理した上,平成17年11月28日「特許第2758504号の請求項1に ,係る発明についての特許を無効とする」旨の審決(甲11。第1次審。
決)をした。
イこれに対し被告から審決取消訴訟が提起され,当庁(平成18年(行ケ)第10005号)で審理したところ,被告から平成18年4月4日付けで本件特許につき訂正審判請求(訂正2006-39046号。請求項を1ないし11等とすることを内容とするもの。以下「本件訂正」ということがある。乙5)がされたことから,当庁は平成18年4月14日,法181条2項により,上記審決を取り消す決定をした。
ウそこで,特許庁で,上記無効2005-80172号事件について再び審理され,法134条の3第5項により上記訂正審判請求書が訂正請求書,。とみなされたところ,特許庁は,平成18年9月15日「訂正を認める本件審判の請求は,成り立たない」旨の審決をし,その謄本は平成18 。
年9月27日原告に送達された。
(2)本件訂正前発明の内容本件訂正前の特許請求の範囲は,請求項1～9から成るが(以下この請求項を「旧請求項」という,その内容は,次のとおりである(甲10 。。) )【請求項1】第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置。
【請求項2】複数の感知増幅器駆動回路は,記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している請求項1記載の半導体記憶装置。
【請求項3】複数の感知増幅器駆動回路は,感知増幅器の配置領域内に配置している請求項1記載の半導体記憶装置。
【請求項4】複数の感知増幅器駆動回路は,記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している請求項1記載の半導体記憶装置。
【請求項5】第1および第2の配線群は少なくとも接地線および電源線の何れか一方であることを特徴とする請求項1記載の半導体記憶装置。
【請求項6】第1および第2の配線群は記憶素子領域および感知増幅器上に形成されていることを特徴とする請求項1記載の半導体記憶装置。
【請求項7】第2の配線群は第1の配線群と絶縁状態で形成され,前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする請求項1または請求項6記載の半導体記憶装置。
【請求項8】第1の配線群を感知増幅器列の方向と同一方向に形成し,複数の感知増幅器駆動回路に前記第1の配線群の最寄りの箇所から電源供給したことを特徴とする請求項1記載の半導体記憶装置。
【請求項9】複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする請求項1または請求項8記載の半導体記憶装置。
(3)本件訂正の内容本件訂正の内容は,以下のとおりである(下線は訂正部分。ただし,訂正事項9以下においては下線省略。)ア訂正事項1特許請求の範囲の「請求項1】第1の方向に複数の第1の配線群を形【成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群とを等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置」を,。
「請求項1】第1の方向に電源線および接地線からなる複数の第1の配【線群を形成し,前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し,前記第1の配線群と前記第2の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し,複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し,感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置」と訂正する。。
イ訂正事項2特許請求の範囲の「請求項5】第1および第2の配線群は少なくとも【接地線および電源線の何れか一方であることを特徴とする請求項1記載の半導体記憶装置」を,。
「請求項5】第1の方向に複数の第1の配線群を形成し,前記第1の方【向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第1および第2の配線群は少なくとも接地線および電源線の何れか一方であることを特徴とする半導体記憶装置」と訂正する。。
ウ訂正事項3特許請求の範囲の「請求項6】第1および第2の配線群は記憶素子領【域および感知増幅器上に形成されていることを特徴とする請求項1記載の半導体記憶装置」を,。
「請求項6】第1の方向に複数の第1の配線群を形成し,前記第1の方【向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第1および第2の配線群は記憶素子領域および感知増幅器上に形成されていることを特徴とする半導体記憶装置」と訂正する。。
エ訂正事項4特許請求の範囲の「請求項7】第2の配線群は第1の配線群と絶縁状【態で形成され,前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする請求項1または請求項6記載の半導体記憶装置」の一部を,。
「請求項7】第2の配線群は第1の配線群と絶縁状態で形成され,前記【第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする請求項6記載の半導体記憶装置」と訂正する。。
オ訂正事項5特許請求の範囲の「請求項7】第2の配線群は第1の配線群と絶縁状【態で形成され,前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする請求項1または請求項6記載の半導体記憶装置」の一部を,。
「請求項8】第1の方向に複数の第1の配線群を形成し,前記第1の方【向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第2の配線群は第1の配線群と絶縁状態で形成され,前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする半導体記憶装置」と訂正する。。
カ訂正事項6特許請求の範囲の「請求項8】第1の配線群を感知増幅器列の方向と【同一方向に形成し,複数の感知増幅器駆動回路に前記第1の配線群の最寄りの箇所から電源供給したことを特徴とする請求項1記載の半導体記憶装置」を,。
「請求項9】第1の方向に複数の第1の配線群を形成し,前記第1の方【向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第1の配線群を感知増幅器列の方向と同一方向に形成し,複数の感知増幅器駆動回路に前記第1の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置」と訂正。
する。
キ訂正事項7特許請求の範囲の「請求項9】複数の感知増幅器駆動回路が共通の感【知増幅器駆動線に接続されていることを特徴とする請求項1または請求項8記載の半導体記憶装置」の一部を,。
「請求項10】複数の感知増幅器駆動回路が共通の感知増幅器駆動線に【接続されていることを特徴とする請求項9記載の半導体記憶装置」と訂。
正する。
ク訂正事項8特許請求の範囲の「請求項9】複数の感知増幅器駆動回路が共通の感【知増幅器駆動線に接続されていることを特徴とする請求項1または請求項8記載の半導体記憶装置」の一部を,。
「請求項11】第1の方向に複数の第1の配線群を形成し,前記第1の【方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする半導体記憶装置」と訂正する。。
ケ訂正事項9発明の詳細な説明・段落【0013】の「課題を解決するための手【段】請求項1記載の半導体記憶装置は,第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給したことを特徴とする」を,。
「課題を解決するための手段】請求項1記載の半導体記憶装置は,第【1の方向に電源線および接地線からなる複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し,前記第1の配線群と前記第2の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し,複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し,感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給したことを特徴とする」と訂正する。。
コ訂正事項10発明の詳細な説明・段落【0014】の「請求項2記載の半導体記憶装置は,請求項1記載の半導体記憶装置において,複数の感知増幅器駆動回路を,記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項3記載の半導体記憶装置は,請求項1記載の半導体記憶装置において,複数の感知増幅器駆動回路を,感知増幅器の配置領域内に配置している。
請求項4記載の半導体記憶装置は,請求項1記載の半導体記憶装置において,複数の感知増幅器駆動回路を,記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項5記載の半導体記憶装置は,請求項1記載の半導体記憶装置において,第1および第2の配線群が少なくとも接地線および電源線の何れか一方であることを特徴とする。請求項6記載の半導体記憶装置は,請求項1記載の半導体記憶装置において,第1および第2の配線群が記憶素子領域および感知増幅器上に形成されていることを特徴とする。請求項7記載の半導体記憶装置は,請求項1または請求項6記載の半導体記憶装置において,第2の配線群が第1の配線群と絶縁状態で形成され,前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする。請求項8記載の半導体記憶装置は,請求項1記載の半導体記憶装置において,第1の配線群を感知増幅器列の方向と同一方向に形成し,複数の感知増幅器駆動回路に前記第1の配線群の最寄りの箇所から電源供給したことを特徴とする。請求項9記載の半導体記憶装置は,請求項1または請求項8記載の半導体記憶装置において,複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする」を,。
「請求項2記載の半導体記憶装置は,請求項1記載の半導体記憶装置において,複数の感知増幅器駆動回路は,記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項3記載の半導体記憶装置は,請求項1記載の半導体記憶装置において,複数の感知増幅器駆動回路は,感知増幅器の配置領域内に配置している。請求項4記載の半導体記憶装置は,請求項1記載の半導体記憶装置において,複数の感知増幅器駆動回路は,記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項5記載の半導体記憶装置は,第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第1および第2の配線群は少なくとも接地線および電源線の何れか一方であることを特徴とする。請求項6記載の半導体記憶装置は,第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第1および第2の配線群は記憶素子領域および感知増幅器上に形成されていることを特徴とする。請求項7記載の半導体記憶装置は,請求項6記載の半導体装置において,第2の配線群は第1の配線群と絶縁状態で形成され,前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする。請求項8記載の半導体記憶装置は,第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第2の配線群は第1の配線群と絶縁状態で形成され,前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする。請求項9記載の半導体記憶装置は,第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第1の配線群を感知増幅器列の方向と同一方向に形成し,複数の感知増幅器駆動回路に前記第1の配線群の最寄りの箇所から電源供給したことを特徴とする。請求項10記載の半導体記憶装置は,請求項9記載の半導体記憶装置において,複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする。請求項11記載の半導体記憶装置は,第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする」と訂正する。。
(4)本件訂正後発明の内容本件訂正後の特許請求の範囲は,上記(3)のとおり請求項1～11から成るが(以下この請求項を「新請求項」という,その内容を整理すると, 。)次のとおりである(以下,このうち請求項1に係る発明を「訂正発明」という。下線は訂正部分。乙5 。)【請求項1】第1の方向に電源線および接地線からなる複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し,前記第1の配線群と前記第2の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し,複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し,感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置。
【請求項2】複数の感知増幅器駆動回路は,記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している請求項1記載の半導体記憶装置。
【請求項3】複数の感知増幅器駆動回路は,感知増幅器の配置領域内に配置している請求項1記載の半導体記憶装置。
【請求項4】複数の感知増幅器駆動回路は,記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している請求項1記載の半導体記憶装置。
【請求項5】第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第1および第2の配線群は少なくとも接地線および電源線の何れか一方であることを特徴とする半導体記憶装置。
【請求項6】第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第1および第2の配線群は記憶素子領域および感知増幅器上に形成されていることを特徴とする半導体記憶装置。
【請求項7】第2の配線群は第1の配線群と絶縁状態で形成され,前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする請求項6記載の半導体記憶装置。
【請求項8】第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第2の配線群は第1の配線群と絶縁状態で形成され,前記第1の配線群と前記第2の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする半導体記憶装置。
【請求項9】第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,第1の配線群を感知増幅器列の方向と同一方向に形成し,複数の感知増幅器駆動回路に前記第1の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置。
【請求項10】複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする請求項9記載の半導体記憶装置。
【請求項11】第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群間を等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給し,複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする半導体記憶装置。
(5)審決の内容ア審決の内容は,別添審決写しのとおりである。
その要点は,本件訂正を認めた上,特許無効審判請求人たる原告主張の下記無効理由1ないし3は,いずれも認めることはできないから,訂正発明は無効とすべきものではない,としたものである。
記(ア)無効理由1:訂正発明は特開平2-3146号公報(甲1。以下「引用例」といい,これに記載された発明を「引用発明」という )と同一であるから,法29条1項3号。
に違反する。
(イ)無効理由2:訂正発明は上記引用例に基づいて当業者が容易に発明をすることができたから,法29条2項に違反する。
(ウ)無効理由3:訂正発明は特願平2-121334号の願書に添付された明細書及び図面(甲2。以下「先願明細書」といい,これに記載された発明を「先願発明」という )と同一であるから,法29条の2に違反する。。
イなお審決は,引用発明の内容,同発明と訂正発明との一致点及び相違点を,次のとおり認定した。
<引用発明の内容>第1の方向に配置された3組の共通接続配線(6 ～6 と7 ～7 ,61313～6 と7 ～7 ,6 ～6 と7 ～7 )であって,メモリセルアレイの 46467979外部に配置された2組の共通接続配線(6 ～6 と7 ～7 ,6 ～6 と 1313467 ～7 )及びメモリセルアレイの内部に配置された1組の共通接続配線 46(6 ～6 と7 ～7 )と, 7979前記第1の方向に交差する第2の方向に配置された4組のｐチャネル側及びnチャネル側センスアンプ駆動用電源線φ,φであって,4つSAPSANのセンスアンプ部(4 ,4 ,4 ,4 )の各々の内部に1組ずつ配置さ 1234SAPSれたｐチャネル側及びnチャネル側センスアンプ駆動用電源線φ,φとを有し,AN前記3組の共通接続配線(6 ～6 と7 ～7 ,6 ～6 と7 ～7 , 131346466 ～6 と7 ～7 )のうちの3本の共通接続配線(6 ～6 ,6 ～6 , 7979 13466 ～6 )と前記4組のセンスアンプ駆動用電源線φ,φのうちの 79 SAPSAN4本のｐチャネル側センスアンプ駆動用電源線φとが電気的に接続さSAPれ,前記3組の共通接続配線(6 ～6 と7 ～7 ,6 ～6 と7 ～7 , 131346466 ～6 と7 ～7 )のうちの残りの3本の共通接続配線(7 ～7 ,7 7979 134679 SAPSAN～7 ,7 ～7 )と前記4組のセンスアンプ駆動用電源線φ,φのうちの4本のnチャネル側センスアンプ駆動用電源線φとが電気的SANに接続されており,さらに,センスアンプの活性時に前記ｐチャネル側センスアンプ駆動用電源線φSAP CC SAN を電源電圧Vに,前記nチャネル側センスアンプ駆動用電源線φを接地電圧Vに,それぞれ短絡するセンスアンプ駆動用電源クロックのSS発生およびイコライズ回路と,各々の前記センスアンプ部を構成する複数のビット線センスアンプと前記ｐチャネル側センスアンプ駆動用電源線φとの間にそれぞれ設けらSAPれたｐチャネルMOSトランジスタからなる複数のトランスファーゲートと,前記複数のビット線センスアンプと前記nチャネル側センスアンプ駆動用電源線φとの間にそれぞれ設けられたnチャネルMOSトランジSANスタからなる複数のトランスファーゲートとを備えたことを特徴とする半導体記憶装置。
<一致点>「第1の方向に複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群とを等電位のもの同士で電気的に接続し,複数の回路を各感知増幅器列に対してそれぞれ配置し,前記複数の回路に前記第1および第2の配線群から電源供給したことを特徴とする半導体記憶装置」である点。
<相違点1>訂正発明においては「第1の方向に電源線および接地線からなる複数 ,の第1の配線群を形成し,前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し」ているのに対して,引用発明においては「第1の方向に配置された3組の共通接続配線 ,(6 ～6 と7 ～7 ,6 ～6 と7 ～7 ,6 ～6 と7 ～7 )であ131346467979って,メモリセルアレイの外部に配置された2組の共通接続配線(6 ～ 16 と7 ～7 ,6 ～6 と7 ～7 )及びメモリセルアレイの内部に配 3134646置された1組の共通接続配線(6 ～6 と7 ～7 )と「前記第1の 7979 」,方向に交差する第2の方向に配置された4組のｐチャネル側及びnチャネル側センスアンプ駆動用電源線φ,φであって,4つのセンスアンSAPSANプ部(4 ,4 ,4 ,4 )の各々の内部に1組ずつ配置されたｐチャネ 1234ル側及びnチャネル側センスアンプ駆動用電源線φ,φとを有」し SAPSANている点。
<相違点2>訂正発明においては「前記第1の配線群と前記第2の配線群とを等電 ,位のもの同士で交点においてスルーホール部を介して電気的に接続し」ているのに対して,, , 引用発明においては「前記3組の共通接続配線(6 ～6 と7 ～713136 ～6 と7 ～7 ,6 ～6 と7 ～7 )のうちの3本の共通接続配線 46467979(6 ～6 ,6 ～6 ,6 ～6 )と前記4組のセンスアンプ駆動用電源 134679線φ,φのうちの4本のｐチャネル側センスアンプ駆動用電源線φ SAPSANとが電気的に接続され,前記3組の共通接続配線(6 ～6 と7 ～7 SAP 131,6 ～6 と7 ～7 ,6 ～6 と7 ～7 )のうちの残りの3本の共 346467979通接続配線(7 ～7 ,7 ～7 ,7 ～7 )と前記4組のセンスアンプ 134679駆動用電源線φ,φのうちの4本のnチャネル側センスアンプ駆動 SAPSAN用電源線φとが電気的に接続され」ている点。 SAN<相違点3-1>訂正発明においては「複数の記憶素子群および感知増幅器列が配置さ ,れてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し」との構成を備えているのに対して,引用発明は,前記構成を備えていない点。
<相違点3-2>訂正発明においては「感知増幅器を駆動する「感知増幅器駆動回 , 」路」を有しているのに対して,引用発明においては「センスアンプ駆動,用電源クロックの発生およびイコライズ回路」と「ｐチャネルMOSト ,ランジスタからなる複数のトランスファーゲート」及び「nチャネルMOSトランジスタからなる複数のトランスファーゲート」とを有している点。
<相違点3-3>訂正発明においては「複数の感知増幅器駆動回路を前記各感知増幅器 ,列に対してそれぞれ分散配置し」ているのに対して,引用発明においては,「各々の前記センスアンプ部を構成する複数のビット線センスアンプと前記ｐチャネル側センスアンプ駆動用電源線φとの間にそれぞれ設けらSAPれたｐチャネルMOSトランジスタからなる複数のトランスファーゲートと,前記複数のビット線センスアンプと前記nチャネル側センスアンプ駆動用電源線φとの間にそれぞれ設けられたnチャネルMOSトランジSANスタからなる複数のトランスファーゲートとを備えた」点。
<相違点4>訂正発明においては「前記複数の感知増幅器駆動回路に前記第1およ ,び第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した」のに対して,引用発明においては「各々の前記センスアンプ部を構成する複数のビ ,SAP ット線センスアンプと前記ｐチャネル側センスアンプ駆動用電源線φとの間にそれぞれ設けられたｐチャネルMOSトランジスタからなる複数のトランスファーゲートと,前記複数のビット線センスアンプと前記nチャネル側センスアンプ駆動用電源線φとの間にそれぞれ設けられたnSANチャネルMOSトランジスタからなる複数のトランスファーゲートとを備えた」点。
ウまた審決は,先願発明の内容,同発明と訂正発明との一致点及び相違点を,次のとおり認定した。
<先願発明の内容>第1の方向であって (i+1)個のメモリブロックの外部に,データ ,線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を2組,前記(i+1)個のメモリブロックの内部に,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組,それぞれ配置し,前記第1の方向と交差する第2の方向であって,前記(i+1)個のメモリブロックの外部に,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を2組,前記(i+1)個の各々のメモリブロックの内部に,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組ずつ,それぞれ配置し,前記第1の方向に配置された3組のセンスアンプ用電源線の組と,前記第2の方向に配置された(i+3)組のセンスアンプ用電源線の組との,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線同士を電気的に接続し,また,接地電圧端子(VSS)に接続されるセンスアンプ用電源線同士を電気的に接続し,複数のセンスアンプのそれぞれに対応して,センスアンプ駆動用トランジスタMP4,MN4を配置し,前記センスアンプ駆動用トランジスタMP4に,該センスアンプ駆動用トランジスタMP4に近接して配置されたデータ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給し,前記センスアンプ駆動用トランジスタMN4に,該センスアンプ駆動用トランジスタMN4に近接して配置された接地電圧端子(VSS)に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給したことを特徴とするDRAM。
<一致点>「第1の方向に電源線及び接地線からなる複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に電源線及び接地線からなる複数の第2の配線群を形成し,前記第1の配線群と前記第2の配線群とを等電位のもの同士で電気的に接続し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ配置し,前記複数の感知増幅器駆動回路に前記第1および第2の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置」である点。
<相違点1>訂正発明においては「第1の方向に電源線および接地線からなる複数 ,の第1の配線群を形成し,前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し」ているのに対して,先願発明においては「第1の方向であって (i+1)個のメモリブ ,,ロックの外部に,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を2組,前記(i+1)個のメモリブロックの内部に,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組,それぞれ配置し「前記第1の方向と交差する第2の方向であって,前記(i+ 」,1)個のメモリブロックの外部に,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を2組,前記(i+1)個の各々のメモリブロックの内部に,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組ずつ,それぞれ配置し」ている点。
<相違点2>訂正発明においては「前記第1の配線群と前記第2の配線群とを等電 ,位のもの同士で交点においてスルーホール部を介して電気的に接続し」ているのに対して,先願発明においては「前記第1の方向に配置された3組のセンスアン ,プ用電源線の組と,前記第2の方向に配置された(i+3)組のセンスアンプ用電源線の組との,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線同士を電気的に接続し,また,接地電圧端子(VSS)に接続されるセンスアンプ用電源線同士を電気的に接続し」ている点。
<相違点3>訂正発明においては「複数の記憶素子群および感知増幅器列が配置さ ,れてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し」ているのに対して,先願発明においては「複数のセンスアンプのそれぞれに対応して,セ ,ンスアンプ駆動用トランジスタMP4,MN4を配置し」ている点。
<相違点4>訂正発明においては「前記複数の感知増幅器駆動回路に前記第1およ ,び第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した」のに対して,, , 先願発明においては「前記センスアンプ駆動用トランジスタMP4に該センスアンプ駆動用トランジスタMP4に近接して配置されたデータ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給し,前記センスアンプ駆動用トランジスタMN4に,該センスアンプ駆動用トランジスタMN4に近接して配置された接地電圧端子(VSS)に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給した」点。
(6)審決の取消事由しかしながら,審決は,本件訂正の適否の判断を誤り(取消事由1 ,訂)正発明の認定を誤り(取消事由2 ,引用発明の認定を誤り(取消事由3 , ) )引用発明との相違点1～4の判断を誤り(取消事由4～9 ,先願発明の認)定を誤り(取消事由10 ,先願発明との相違点3,4の判断を誤った(取 )消事由11,12)から,違法として取り消されるべきである。
ア取消事由1(本件訂正を認めた判断の誤り)(ア)本件訂正後の特許請求の範囲には,請求項が11個含まれているが,審決は,請求項1についてのみ特許要件を判断し,請求項2以降の10個の請求項については独立特許要件の判断を脱漏し,しかも本件訂正後の請求項5～11は,引用発明及び先願発明等との関係から明らかに独立特許要件を満たさないにもかかわらず,誤って訂正を認めたものである。すなわち,複数の請求項を有する特許について,訂正請求とみなされた訂正審判が請求された場合であって,特許無効審判の請求対象となっていない請求項についても特許請求の範囲の減縮を目的とする訂正がなされたときは,特許無効審判の請求の対象となる請求項を除く全ての請求項についても独立特許要件が判断されなければならないところ,本件特許も上記の場合に当たるものである。
(イ)まず,訂正事項4及び7は,多数項引用形式請求項の引用請求項を減少するものである。すなわち,訂正事項4は,訂正前の請求項1または請求項6を引用する請求項7から「請求項6」のみを引用する請求項に訂正するものであるところ,これは,訂正前の請求項1を引用していた部分を削除するものであって,明確にその範囲が狭まるものであるから,特許請求の範囲の減縮に該当する。このことは,訂正事項7についても同様である。
また,訂正事項5及び8は,2項引用している1の請求項を独立請(ウ)求項に変更するものである。すなわち,訂正事項5は,訂正前の「請求項1または請求項6」を引用する請求項7から「請求項1」を引用する請求項を独立請求項に訂正するとともに,請求項の項番を新たな「請求項8」とするものであるが,この訂正は,2項を引用していた請求項を1項のみ引用する請求項に限定しており,その範囲を狭めたものであるから,特許請求の範囲の減縮に該当する。このことは,訂正事項8についても同様である。
(エ)上記(イ),(ウ)が特許請求の範囲の減縮でないとすると,択一的記載を複数の請求項に分け,後にその一つを放棄することにより,独立特許要件を判断せずに特許請求の範囲の減縮ができてしまうことになり,極めて不当である。
イ取消事由2(発明の要旨の認定の誤り)(ア)審決は,訂正発明(新請求項1)の「…複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成」することとは,複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線および接地線が緻密に組まれている状態を意味すると述べるが,誤りである。
すなわち「メッシュ状」という表現のみからはその目の細かさは表さ ,れておらず,これが直ちに,緻密に組まれているメッシュと解釈されるものでもない。つまり「メッシュ状」とは,網の目状,すなわち,縦 ,方向及び横方向にそれぞれ複数組ずつ配置されている状態を意味するというのが,自然な文言解釈である。
(イ)広辞苑第五版(乙3)の「メッシュ」の項目には,メッシュの目が粗いか細かいかの限定はなく「メッシュ」の一つの意味として「網の ,目」を挙げているに過ぎず,さらに「網の目」については「網に編ん,だものの糸・針金に囲まれたすきま。緻密に組まれているものにたとえる」と記載されている。すなわち,広辞苑では,ものの譬えとして「網の目」という言葉を使う場合に「緻密に組まれている」ものを意味すると述べているものであって「メッシュ」そのものに関して「緻密に組 ,まれた網の目」を意味するとしたものではなく,単に「メッシュ」と言えば「網に編んだものの糸・針金に囲まれたすきま」を意味するものと記載しているものである。なお,松村明編「大辞林第三版」株式会社三省堂(甲14)からは「メッシュ」は縦線と横線を組み合わせたもの ,を意味し,その粗密は問わず,松村明監修「大辞泉第一版」株式会社小学館(甲15)からも「メッシュ」は複数の線を組み合わせたものを ,意味し,その粗密は問わないものである。
(ウ)また,審決は,本件訂正明細書(乙5)の段落【0037】～【0039】の記載から「メッシュ状」を緻密に組まれている状態と限定 ,解釈しているが,請求項1は「メッシュ状」と記載しているに過ぎず,段落【0037】から【0039】に記載のような作用効果を奏するものだけが,訂正発明における「メッシュ状」の意味であるとする根拠になりうる記載は存在しない。このように,粗密につき何ら限定のない「メッシュ状」という特許請求の範囲の記載を解釈するに際して,特許請求の範囲の技術的意義が( 粗いメッシュ」も「緻密なメッシュ」も「含む点で)一義的に明確に理解できるにもかかわらず,特段の事情なく,実施例の記載を参酌して「緻密に組まれているメッシュ」と限定解釈することは許されない。
ウ取消事由3(引用発明の認定の誤り)審決は,引用発明は「…メモリセルアレイの内部に配置された1組の共通接続配線(6 ～6 と7 ～7 )…」を開示していると述べている。
7979しかし,引用例(甲1)には「…セルアレイの内部を通す共通接続配線 ,6 ～6 および7 ～7 は,ワード線のスナップ部を通す(3頁右下7979 。」欄13行～15行)との記載があり,このワード線のスナップ部とは,「…セルアレイ中で最低1箇所以上互いに接続されている…」部分であるから(3頁右下欄7行～8行 ,引用発明には「1組」ではなく「多数 )組」の共通接続配線が開示されているといえる。
エ取消事由4(引用発明との相違点1の判断の誤り)(ア)審決は,引用発明のnチャネル側電源線φとｐチャネル側電源SAN線φを接地線または電源線と呼ばない旨述べるが,誤りである。SAPすなわち,文言上も「nチャネル側電源線φ「ｐチャネル側 SAN 」,電源線φ」にはそれぞれ「電源線」という語が用いられており,電SAP源であることが明らかになっている。また電源線の一般論からしても,非動作時に電源電圧が変化するような半導体装置は多数存在するのであって,引用発明のように,センスアンプ駆動回路に対して「センスアンプ活性時」に電源電圧や接地電圧を供給するための配線であって「センスアンプ活性化」の前から電源電圧,接地電圧となっている配線であれば,これを電源線,接地線と呼んで差し支えないものである。
(イ)被告は,センスアンプ活性時のみに,各々,電源電圧V及び接CC地電圧Vになる配線を電源線及び接地線とは呼ばないと主張する。
SSしかし,仮に引用発明のnチャネル側電源線φとｐチャネル側電源 SAN線φは,それぞれ「接地線」と「電源線」とは形式的・表現的に異 SAPなるとしても,引用発明のnチャネル側電源線φとｐチャネル側電 SAN源線φは,非動作時(センスアンプ非活性時)にV/2の電圧SAP CCにイコライズされるに過ぎず,これは,訂正発明の作用効果を奏する上で全く無関係であるから,センスアンプ動作時に電源線や接地線として機能する引用発明のｐチャネル側電源線φとnチャネル側電源線φSAPは,それぞれ,実質的に「電源線」や「接地線」であるといえる。 SANオ取消事由5(引用発明との相違点2の判断の誤り)相違点1が相違点でないか,容易に発明できたものである以上,相違点2も相違点ではないか,容易に発明できたものである。
カ取消事由6(引用発明との相違点3-1の判断の誤り)審決は,引用発明との相違点3-1を判断する前提として,そもそも「メッシュ状」を緻密に組まれているという意味に誤って限定解釈している上,仮に「メッシュ状」を「緻密に組まれている」と解釈できたとしても,引用発明には,上記ウで述べたとおり「多数組」の共通接続配線が ,開示されているといえるから,これは緻密に組まれていると十分評価できる。また仮にそう評価できないとしても「多数組」と「緻密」と評価さ ,れる程の組数とは,境界の明確でない概念であり,結局のところ程度問題であるから,既に複数組の電源線の組が開示されている以上,これを増やすこと自体には何ら困難性はない。
キ取消事由7(引用発明との相違点3-2の判断の誤り)相違点1が相違点でないか,容易に発明できたものである以上,相違点3-2も相違点ではないか,容易に発明できたものである。
ク取消事由8(引用発明との相違点3-3の判断の誤り)相違点1及び相違点3-1が相違点でないか,容易に発明できたものである以上,相違点3-3も相違点ではないか,容易に発明できたものである。
ケ取消事由9(引用発明との相違点4の判断の誤り)相違点1及び相違点3-1が相違点でないか,容易に発明できたものである以上,相違点4も相違点ではないか,容易に発明できたものである。
コ取消事由10(先願発明の認定の誤り)審決は,先願発明を「…メモリブロックの内部に,データ線充電電圧端子(VDL)に接続されるセンスアンプ用電源線と接地電圧端子(VSS)に接続されるセンスアンプ用電源線との組を1組,…配置し」と認,定する。しかし,先願明細書(甲2)には「…選択信号線によって同時 ,に活性化されるセンスアンプ群を複数のブロックに分割し,該センスアンプ群毎にセンスアンプ駆動用の電源線を選択信号線と交差するように設けることにより…各電源線あたりの負荷容量は1/n(n:分割数)に減少する… (4頁9行～16行)との記載があるから,メモリブロックの内」部に,図面上は1組しか電源線対の開示がないとしても「多数組」の電,源線対が実質的に開示されているといえる。さらに,メモリセルアレイがサブアレイに分割され,サブアレイとサブアレイの間にデコーダやセンスアンプ等が含まれている場合であっても,全体としてメモリセルアレイがアレイ状に配置されていれば,その領域はメモリセルアレイといえるから,先願明細書の第3図に記載された全ての領域がアレイの領域であるということもできる。
サ取消事由11(先願発明との相違点3の判断の誤り)審決は,先願発明との相違点3を判断する前提として,そもそも「メッシュ状」を緻密に組まれているという意味に誤って限定解釈している上,仮に「メッシュ状」を「緻密に組まれている」と解釈できたとしても,先願発明は,上記コで述べたとおり,メモリブロックの内部に「多数組」の電源線対が実質的に開示されているといえるから,これは緻密に組まれていると十分評価できる。また仮にそう評価できないとしても「多数組」,と「緻密」と評価される程の組数とは,境界の明確でない概念であり,結局のところ程度問題であるから,既に複数組の電源線の組が開示されている以上,先願発明との相違点3は実質的なものではない。
シ取消事由12(先願発明との相違点4の判断の誤り)上記相違点3が相違点でないか,実質的なものではない以上,相違点4も相違点ではないか,実質的なものではない。
2請求原因に対する認否請求原因(1)～(5)の各事実は認めるが,同(6)は争う。
3被告の反論審決の認定判断は正当であり,原告主張の取消事由はいずれも理由がない。
(1)取消事由1に対し本件訂正を認めた審決の判断に誤りはない。そもそも,本件無効審判請求の対象となっていない請求項(本件訂正後の請求項2～11)については,特許請求の範囲の減縮を目的とする訂正がなされていない。訂正事項4,5,7及び8について見ても,2項引用している1の請求項を2個の請求項に変更したに過ぎず,その内容に何ら変更はない。原告は,本件訂正後の請求項4,7が従属請求項であり,本件訂正後の請求項5,8が独立請求項であるという形式的な違いに着目し,無理に誤った事例に本件訂正を当てはめた上で誤った主張をしている。
(2)取消事由2に対し審決の認定に誤りはない。すなわち「メッシュ」とは「網の目」を意味 ,し(広辞苑第五版・乙3 ,また「網の目」とは「緻密に組まれているも ),のにたとえる」のであるから(同・乙3「電源線同士および接地線同士 ),それぞれメッシュ状に構成」とは,電源線同士および接地線同士が網の目状に構成されている,すなわち,緻密に組まれている状態を意味していることは明らかである。
原告は,広辞苑第五版(乙3)の「網に編んだものの糸・針金に囲まれたすきま」との記載を取り上げ,当該「…すきま」が,本件訂正後の請求項1における「メッシュ」の意味である旨主張するが,本件訂正後の請求項1の「…電源線同士および接地線同士それぞれメッシュ状に構成…」及び「…第1および第2の配線群によりメッシュ状に構成された電源線および接地線…」との記載から,配線の状態を指して「メッシュ状」としていることは明らかである。
(3)取消事由3に対し審決の認定に誤りはない。すなわち,引用例(甲1)には,多数組の共通接続配線がメモリセルアレイの内部を通っていることは一切記載されておらず,スナップ部に共通接続配線を通すからといって,スナップ部の数だけ共通接続配線の数が存在するわけではないことは明らかである。原告の指摘は,引用例(甲1)の第2図に示される,メモリセルアレイの内部に通る1組の共通接続配線6 ～6 および7 ～7 がスナップ部を通っていることをい7979うものに過ぎない。
(4)取消事由4に対し審決の判断に誤りはない。すなわち,電源線及び接地線とは,通常の状態において,各々,電源電位及び接地電位を維持しているものをいうことは当業者にとって常識であり,引用発明におけるｐチャネル側電源線φ及びSAPnチャネル側電源線φのように,センスアンプ活性時のみに,各々,電 SAN源電圧V及び接地電圧Vになる配線を電源線及び接地線とは呼ばない CC SSことは明らかである。
(5)取消事由5に対し取消事由4に関する原告の主張は失当であるので,取消事由5に関する原告の主張も失当である。
(6)取消事由6に対し審決の判断に誤りはない。すなわち,上記(2),(3)に照らし,審決の訂正発明,引用発明の認定に誤りはないし,しかも,引用発明のｐチャネル側電源線φ及びnチャネル側電源線φに接続された共通接続配線は,ビSAP SANット線にノイズを与える懸念のあるものであり,かかる共通接続配線をメッシュ状となるまでアレイ上に設けようなどとは,当業者であれば考えるはずもないから,訂正発明に対して動機付けになり得るようなものではない。さらに引用発明では,そもそも第1の方向に配線は3組しかないのであるから,これでは,感知増幅器駆動回路の電源配線の幅に感知増幅遅延時間が依存しなくなり電源配線の幅を狭く設定することができるなどの訂正発明の作用効果は何ら生じない。
(7)取消事由7に対し取消事由4に関する原告の主張は失当であるので,取消事由7に関する原告の主張も失当である。
(8)取消事由8に対し取消事由4及び6に関する原告の主張は失当であるので,取消事由8に関する主張も失当である。
(9)取消事由9に対し取消事由4及び6に関する原告の主張は失当であるので,取消事由9に関する原告の主張も失当である。
(10)取消事由10に対し審決の認定に誤りはない。すなわち,先願明細書(甲2の1～3)には,多数組のセンスアンプ用電源線がメモリブロックの内部を通っていることは一切記載されておらず,その第1図(a)に記載されているのは,センスアンプ駆動信号入力端子VNi及びVPiから延びている配線を通る選択信号によって同時に活性化されるセンスアンプ群をn個のメモリブロックMAi(i=0～n-1)に分けるということである。そして,真ん中を縦に延びているセンスアンプ用電源線は「…メモリブロック(MA0～MAi)間で接 ,続し共用したものであ…」り(先願明細書〔甲2の2〕の5頁14～15) , 行 ,縦に1組の電源線が延びていることを前提としているものであるからメモリブロックをn個に分けたからといって,センスアンプ用電源線の数が増えるわけではないことは明らかである。また,原告のアレイの領域に関する主張も,先願明細書の第3図の「周辺回路「メインアンプ「パッド」,」,群」及び「SHR・PC」を含む領域をメモリセルアレイと呼ばないことが自然であることなどに照らし,失当である。
(11)取消事由11に対し審決の判断に誤りはない。すなわち,上記(10)で述べたとおり,先願明細書(甲2)には,多数組のセンスアンプ用電源線がメモリブロックの内部を通っていることは一切記載されておらず,そもそも1組しか開示されていないのであるから,複数組の開示を前提とする原告の主張は失当である。
(12)取消事由12に対し取消事由11に関する原告の主張は失当であるので,取消事由12に関する原告の主張も失当である。
第4当裁判所の判断1請求原因(1)(特許庁等における手続の経緯 ,(2)(本件訂正前発明の内 )容 ,(3)(本件訂正の内容 ,(4)(本件訂正後発明の内容 ,(5)(審決の内 )) )容)の各事実は,いずれも当事者間に争いがない。
2取消事由1(本件訂正の適否の判断の誤り)について(1)原告は,本件訂正後の特許請求の範囲には (新)請求項が11個含ま ,れるが,審決は (新)請求項1のみの特許要件を判断し (新)請求項2 , ,以降の10個の請求項については独立特許要件の判断を脱漏し,しかも本件訂正後の(新)請求項5～11は,引用発明及び先願発明との関係から明らかに独立特許要件を満たさないにもかかわらず,誤って訂正を認めたものである,すなわち,複数の請求項を有する特許について,訂正請求とみなされた訂正審判が請求されている場合であって,特許無効審判の請求対象となっていない請求項についても特許請求の範囲の減縮を目的とする訂正がなされたときは,特許無効審判の請求の対象となる請求項を除く全ての請求項についても独立特許要件が判断されなければならないのに,これを誤って判断を脱漏して,本件訂正を認めたものであり,とりわけ請求項4及び7,請求項5及び8はこれに該当する旨主張するので,検討する。
(2)アところで,平成3年1月28日に出願された本件特許の訂正に適用される平成6年法律第116号による改正前の特許法126条によれば,1項:特許権者は,第123条第1項の審判が特許庁に係属している場合を除き,願書に添付した明細書又は図面の訂正をすることについて審判を請求することができる。ただし,その訂正は,願書に添付した明細書又は図面に記載した事項の範囲内においてしなければならず,かつ,次に掲げる事項を目的とするものに限る。
1特許請求の範囲の減縮2誤記の訂正3明りょうでない記載の釈明2項:前項の明細書又は図面の訂正は,実質上特許請求の範囲を拡張し,又は変更するものであってはならない。
3項:第1項ただし書第1号の場合は,訂正後における特許請求の範囲に記載されている事項により構成される発明が特許出願の際独立して特許を受けることができるものでなければならない。
とされていることから,本件訂正に係る(新)請求項5ないし11(訂正事項2～8)が「特許請求の範囲の減縮」に該当すれば上記独立特許要件(上記126条1項3項)が訂正の可否の審査要件となるが「誤記の訂正」又は「明りょうでない記載の釈明」であれば独立特許要件が訂正の可否の審査要件となることはないことになる。
イ一方,本件訂正請求の内容は,添付の第2次審決によれば,①旧請求項1を新請求項1に変更すること(訂正事項1 ,)②旧請求項5を新請求項5に変更すること(訂正事項2 ,)③旧請求項6を新請求項6に変更すること(訂正事項3 ,)④旧請求項7の一部を新請求項7に変更すること(訂正事項4 ,)⑤旧請求項7の一部を新請求項8に変更すること(訂正事項5 ,)⑥旧請求項8を新請求項9に変更すること(訂正事項6 ,)), ⑦旧請求項9の一部を新請求項10に変更すること(訂正事項7), ⑧旧請求項9の一部を新請求項11に変更すること(訂正事項8⑨本件特許明細書(甲10)の段落【0013【0014】を】,上記①ないし⑧に合わせて変更すること(訂正事項9,10 ,)であるところ,第2次審決は,いずれも願書に添付した明細書又は図面に記載した事項の範囲内においてなされ,実質上特許請求の範囲を拡張し,又は変更するものではないとした上,a訂正事項1についての訂正(新請求項1)は,特許請求の範囲の減縮を目的とするものである,b訂正事項2,3(新請求項5,6)は,訂正前の旧請求項1を引用する請求項から独立請求項に訂正するものであって,明りょうでない記載の釈明を目的とするものに該当する(したがって,独立特許要件の審査は不要 ,)c訂正事項4は,訂正前の旧請求項1又は旧請求項6を引用する旧請求項7から旧請求項6のみを引用する請求項に訂正するものであって,明りょうでない記載の釈明を目的とするものに該当する(したがって独立特許要件の審査は不要 ,)d訂正事項5は,訂正前の旧請求項1又は旧請求項6を引用する旧請求項7から,旧請求項1を引用する請求項を独立請求項に変更するとともに,請求項の項番を新請求項8とするものであって,明りょうでない記載の釈明を目的とするものに該当する(したがって,独立特許要件の審査は不要 ,)e訂正事項6は,旧請求項1を引用する旧請求項8から独立請求項に変更するとともに,新請求項8の項番を「8」から「9」とするものであって,明りょうでない記載の釈明を目的とするものに該当する(したがって,独立特許要件の審査は不要 ,)f訂正事項7は,旧請求項1又は旧請求項8を引用する旧請求項9から,旧請求項8のみを引用する新請求項10に変更するものであって,明りょうでない記載の釈明を目的とするものに該当する(したがって,独立特許要件の審査は不要 ,)g訂正事項8は,旧請求項1又は旧請求項8を引用する旧請求項9から,旧請求項1を引用する請求項を独立請求項に変更するとともに,請求項の項番を新請求項11とするものであって,明りょうでない記載の釈明を目的とするものに該当する(したがって,独立特許要件の審査は不要 ,)h訂正事項9,10は,旧請求項から新請求項への内容を整合させるためのものであって,明りょうでない記載の釈明を目的とするものに該当する,としたものである。
ウそこで,以上を前提にして,新請求項5以下(訂正事項2ないし10)について検討を加える。
(ア)訂正事項2,3この事項は,前記認定のとおり,旧請求項5,6に対して,訂正前の旧請求項1を引用する請求項から独立請求項の形式に変更するものであって,その内容に何ら変更がないから,明りょうでない記載の釈明を目的とするものに該当し,特許請求の範囲の減縮を内容とするものとはいえない。
(イ)訂正事項4この訂正は,前記認定のとおり,旧請求項7を新請求項7とするものであって,訂正前の旧請求項1または旧請求項6を引用する請求項の形式から旧請求項6のみを引用する請求項の形式に変更するものであるから,内容が実質的に減少しており,特許請求の範囲の減縮に該当するというほかない。
被告は,旧請求項7と新請求項7,8とを対比すれば,その技術的内容に変更がないのであるから,特許請求の範囲の減縮に該当しないと主張する。しかし,平成6年法律第116号による改正前の法36条5項の規定等から明らかなように,特許請求の範囲は,特許を受けようとする発明の構成に欠くことのできない事項のみを記載した項である請求項に区分して記載しなければならず,同発明の有効性(新規性,進歩性等)についてもかかる各請求項毎に独立して判断され,放棄も各請求項毎にできるものであることに照らせば,減縮の有無も各請求項毎に判断されるべきものであるから,被告の上記主張は失当である。
(ウ)訂正事項5この訂正は,前記認定のとおり,訂正前の旧請求項1又は旧請求項6を引用する旧請求項7から旧請求項1を引用する請求項を独立請求項に変更するとともに,請求項の項番を新たな新請求項8とするものであって,上記(イ)に照らし,特許請求の範囲の減縮に該当する。
(エ)訂正事項6この訂正は,旧請求項8に対して,旧請求項1を引用する旧請求項8から独立請求項に変更するとともに,新請求項の項番を「8」から「9」とするものであって,その内容に何ら変更がないものであるから,明りょうでない記載の釈明を目的とするものに該当し,特許請求の範囲の減縮を内容とするものとはいえない。
(オ)訂正事項7この訂正は,訂正前の旧請求項1又は旧請求項8を引用する請求項の形式から,旧請求項8のみを引用する新請求項10に変更するものであって,上記(イ)に照らし,特許請求の範囲の減縮に該当する。
(カ)訂正事項8この訂正は,訂正前の旧請求項1又は旧請求項8を引用する請求項から旧請求項1を引用する請求項の形式を独立請求項の形式に変更するとともに,請求項の項番を新たな新請求項11とするものであって,上記(イ)に照らし,特許請求の範囲の減縮に該当する。
(キ)訂正事項9この訂正は,訂正事項1により訂正された新請求項1の内容に整合させるために,発明の詳細な説明の段落【0013】の記載を新明細書(乙5)の段落【0013】のとおり変更するものであって,明りょうでない記載の釈明を目的とするものに該当し,また,願書に添付した明細書又は図面に記載された事項の範囲内においてなされたものであって,実質上特許請求の範囲を拡張し,又は変更するものではない。
(ク)訂正事項10この訂正は,訂正事項2ないし8により訂正された新たな請求項5ないし11の内容に整合させるために,発明の詳細な説明の段落【0014】の記載を新明細書(乙5)の段落【0014】のとおり変更するものであって,明りょうでない記載の釈明を目的とするものに該当し,また,願書に添付した明細書又は図面に記載された事項の範囲内においてなされたものであって,実質上特許請求の範囲を拡張し,又は変更するものではない。
ウ上記イの検討によると,本件訂正の訂正事項4,5,7及び8については「特許請求の範囲の減縮」に該当するところ,審決は,前記のとおり「明りょうでない記載の釈明」に当たるとして,独立特許要件の判断をしないで本件訂正を認容したものであるから,違法というほかない。
エもっとも,訂正に係る新請求項5ないし11について独立特許要件が具備されていると判断されるのであれば,上記判断の遺脱は審決の結論に影響を及ぼさないと解する余地がある。しかし,新請求項5ないし11が引用するのが新請求項1(訂正発明)であれば後記のとおり独立特許要件を具備していると解されるものの,前記のとおり新請求項5ないし11が引用しているのは実質的には旧請求項1であって,同請求項は,第1次審決(甲11)が指摘するように,特許要件を欠くと解されるから,結局,上記判断の遺脱は審決の結論に影響を及ぼすというべきである。
原告の取消事由1の主張は理由がある。
なお,本件訴訟の審理の経緯にかんがみ,訂正発明の特許要件の有無に関する取消事由2ないし12について,念のため判断する。
3取消事由2(訂正発明の要旨の認定の誤り)について(1)ア訂正発明の特許請求の範囲(請求項1)は,前記第3,1(4)に記載したとおりであるところ,同特許請求の範囲においては「メッシュ状」に,関し,(ア)「…複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し,…」(イ)「第1の方向に電源線および接地線からなる複数の第1の配線群を形成し,前記第1の方向に交差する第2の方向に電源線および接地線からなる複数の第2の配線群を前記複数の第1の配線群と絶縁状態で形成し,…前記複数の感知増幅器駆動回路に前記第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した…」と記載されているが,上記(ア)からは「メッシュ状」とは,複数の記憶 ,素子群および感知増幅器列が配置されてなるアレイの領域において,電源線同士で構成されたものの形態,及び,接地線同士で構成されたものの形態,を示す用語であると認められ,また,上記(イ)からは「メッシュ,状」とは,電源線および接地線からなる複数の第1の配線群及び第2の配線群により構成された形態を示す用語と認められる。
, , イ広辞苑第五版(乙3)によれば「メッシュ」とは「網の目」を意味しかかる「網の目」とは「緻密に組まれているものにたとえる」ものである。
そして,訂正発明が「メッシュ」そのものではなく「メッシュ状」とい ,う文言を使用し,形状(状態)を表していることに照らせば「メッシュ,状」との文言は,網の目状に「緻密に組まれているものにたとえる」と ,いう意味を有すると認められる。
ウ以上のア,イに,訂正発明の特許請求の範囲(請求項1)の記載から,複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において,該複数の各感知増幅器列に対してそれぞれ分散配置された複数の感知増幅器駆動回路に,第1および第2の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した構成が把握できることを併せ考慮すれば,当業者(その発明の属する技術の分野における通常の知識を有する者)は「メッシュ状」とは,網の目状に,緻密に組 ,まれているものと理解するというべきである。
。 (2)以上のことは,訂正明細書(甲10,乙5)の記載からも裏付けられるアすなわち,訂正明細書の発明の詳細な説明には,以下の(ア)～(カ)の記載がある。
(ア)産業上の利用分野この発明は,半導体記憶装置,主としてダイナミックランダムアクセスメモリ(以下,DRAMと略す)に関連したものである (段落【0。
001 )】(イ)従来の技術a図6(a) は従来のDRAMの要部構成図を示すものである。同図において,1は情報を蓄える記憶素子(メモリセル ,2,2′は記憶素子 )1から読み出した信号電荷を転送するビット線,3は特定の記憶素子1を選択するワード線,4は特定のワード線3を駆動するローデコーダ回路,6はビット線2,2′を通して送られてきた微小信号を増幅する感知増幅器(センスアンプ ,5は指定された感知増幅器6を選択するた )めのコラムデコーダ回路,7は感知増幅器6のNチャネル側を引き抜き駆動するNチャネル側感知増幅器駆動線,8は感知増幅器6のPチャネル側を引き上げ駆動するPチャネル側感知増幅器駆動線,9はNチャネル側感知増幅器駆動線7を駆動するNチャネル型感知増幅器駆動用MOSトランジスタ,10はPチャネル側感知増幅器駆動線8を駆動するPチャネル型感知増幅器駆動用MOSトランジスタである。11は接地線,12は電源線,VSSは接地線電位,VDDは電源線電位である。13および14は感知増幅器6からデータを出力するためのデータ線である。16は主増幅器である (段落【0002 ) 。】bつぎに…従来のDRAMの動作を説明する。ローデコーダ回路4によって1本のワード線3が選択される。これによって,このワード線3に接続された記憶素子1のデータが例えばビット線2に出力される。この結果,ビット線2と2′間に微小な電位差が発生し,これを感知増幅器6が増幅する。この増幅されたデータは,図7中のデータ出力用トランジスタ15A,15Bを介してデータ線13,14を通り,さらに主増幅器16によって増幅されチップ外に出力される (段落【000。
4 )】c図8において,実線A1 およびA2 はビット線2,2′の電位波形であり,Nチャネル側感知増幅器駆動線7およびPチャネル側感知増幅器駆動線8の配線抵抗が無視できる場合を示している。ところが実際の場合,それらの配線抵抗は無視できず,Nチャネル型感知増幅器駆動用MOSトランジスタ9およびPチャネル型感知増幅器駆動用MOSトランジスタ10から遠い位置にある対となっているビット線2,2′の場合,一点鎖線B1およびB2 で示すような電位波形となる。なぜなら,例えばNチャネル側感知増幅器駆動線7は,感知増幅器6を介して群を構成する多数本のビット線2,2′の電位を引き抜き,その結果ビット線2,2′の電位を下げているが,このNチャネル側感知増幅器駆動線7が全てのビット線2,2′に共通であるため,Nチャネル型感知増幅器駆動用MOSトランジスタ9から遠い地点ほどNチャネル側感知増幅器駆動線7の実際の電位降下は遅く,その結果感知増幅が遅れるわけである。
(段落【0006 )】(ウ)発明が解決しようとする課題a前記のような従来例の構成では,感知増幅器のNチャネル側電源線VSNおよびPチャネル側電源線VSPの配線抵抗のため,感知増幅器の場所によっては大きな感知増幅遅延が発生し,半導体記憶装置全体のアクセスタイムが長くなるという問題があった。また,この感知増幅遅延時間は,高集積化のために感知増幅器のNチャネル側電源線VSNおよびPチャネル側電源線VSPの線幅を細くすると急増し,半導体記憶装置の高集積化の障害となっていた (段落【0011 ) 。】b従って,この発明の目的は,感知増幅器へ給電する電源配線の配線抵抗に起因する感知増幅遅延時間を短くしてアクセスタイムを短くするとともに,高集積化を可能とする半導体記憶装置を提供することである。
(段落【0012 )】(エ)作用a請求項1記載の構成によれば,第1の配線群と第2の配線群とをそれらの交点で等電位のもの同士で相互に接続することにより,第1および第2の配線群をメッシュ状に構成する。また,感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列について分散配置するとともに,メッシュ状となって配線抵抗が小さくなった第1および第2の配線群の最寄りの箇所から感知増幅器駆動回路に電源供給する。これによって,感知増幅器と感知増幅器駆動回路との配線距離を短くするレイアウトが可能となり,このレイアウトにより,感知増幅器の感知増幅遅延時間を短くすることが可能となり,全体としてアクセスタイムを短くすることができる (段落【0015 ) 。】bまた,感知増幅器駆動回路に給電する電源配線(第1および第2の配線群)をメッシュ状に構成すると,感知増幅器駆動回路の電源配線の幅に感知増幅遅延時間が依存しなくなり,上記電源配線の幅を狭く設定することができる。従って,電源配線をアレイ上に設けることができ,高集積化が可能となる。さらに,感知増幅器駆動回路の電源配線をメッシュ状にすると,感知増幅器の電源配線と周辺回路の電源配線とを分離することができる。この結果,クロストークを抑えることができる (段。
落【0016 )】cまた,感知増幅器駆動回路の電源配線をメッシュ状にすると,電源配線の各々を細くしても全体として必要な電源容量を得ることができ,各配線を細くしても電源容量的にまったく問題はない。請求項2記載の構成によれば,感知増幅器駆動回路を記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置しているため,トータルチップサイズに対するセルアレイ(記憶素子領域)の比率を高めることができる (段落【001。
7 )】(オ)実施例aこの半導体記憶装置の特徴は,記憶素子群の配置領域102上,感知増幅器列の配置領域101およびワード線裏打ち領域44を含めて電源配線(電源線12および接地線11)をメッシュ状に形成するとともに,感知増幅器を駆動する感知増幅器駆動回路を分散配置し,メッシュ状の電源配線の最寄りの箇所から感知増幅器駆動回路に給電し,感知増幅器駆動回路と感知増幅器との配線距離を短くするレイアウトを採用した点であり,その点から従来のDRAMにはなかった種々の効果が生じるのである (第1の実施例・段落【0021 ) 。】b以上の構成によれば…まず,感知増幅器駆動線7,8の配線抵抗に起因する感知増幅器遅延を最小限にすることができる。なぜなら,データ出力用の感知増幅器駆動回路57を感知増幅器駆動線7,8上に分散的に配置することができ,この結果感知増幅器6から感知増幅器駆動回路57までの感知増幅器駆動線7,8の平均距離を従来の場合の8分の1から32分の1にすることが可能であり,その分,配線抵抗を低減させ,感知増幅遅延を最小にすることができる。このことは,記憶素子領域上,感知増幅器6上およびワード線裏打ち領域44を含めてメッシュ状に電源線12および接地線11の配線を形成したことによって初めて可能となったものである。すなわち,メッシュ状の電源線12および接地線11から分散配置した複数の感知増幅器駆動回路57に給電する構成であるので,複数の感知増幅器駆動回路57に対して動作に十分な電流を供給することが可能となったのである (段落【0029 ) 。】(カ)発明の効果a請求項1記載の半導体記憶装置によれば,第1の配線群と第2の配線群とをそれらの交点で等電位のもの同士で相互に接続することにより,第1および第2の配線群をメッシュ状に構成し,かつ感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列について分散配置するとともに,メッシュ状となって配線抵抗が小さくなった第1および第2の配線群の最寄りの箇所から感知増幅器駆動回路に電源供給するので,感知増幅器と感知増幅器駆動回路との配線距離を短くするレイアウトが可能となり,このレイアウトにより,感知増幅器の感知増幅遅延時間を短くすることが可能となり,全体としてアクセスタイムを短くすることができる (段落【0037 ) 。】bまた,感知増幅器駆動回路に給電する電源配線(第1および第2の配線群)をメッシュ状に構成すると,感知増幅器駆動回路の電源配線の幅に感知増幅遅延時間が依存しなくなり,上記電源配線の幅を狭く設定することができ,従って電源配線をアレイ上に設けることができ,高集積化が可能となる。さらに,感知増幅器駆動回路の電源配線をメッシュ状にすると,感知増幅器の電源配線と周辺回路の電源配線とを分離することができるので,クロストークを抑えることができる (段落【003。
8 )】cまた,感知増幅器駆動回路の電源配線をメッシュ状にすると,電源配線の各々を細くしても全体として必要な電源容量を得ることができ,各配線を細くしても電源容量的にまったく問題はない。請求項2記載の半導体記憶装置によれば,感知増幅器駆動回路を記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置しているため,トータルチップサイズに対するセルアレイ(記憶素子領域)の比率を高めることができる (段落。
【0039 )】イ以上のア(ア)～(カ)の記載によれば,訂正発明は,感知増幅器駆動線の配線抵抗に起因する感知増幅遅延時間の発生という課題を解決するため,電源線同士および接地線同士をそれぞれ「メッシュ状」に構成し「メッ,シュ状」となって配線抵抗が小さくなった第1および第2の配線群の最寄りの箇所から感知増幅器駆動回路に電源供給する構成を採用したことにより,感知増幅遅延の最小化を図ったものと認められるから「メッシュ,状」との文言も,感知増幅器駆動線の配線抵抗を小さくして感知増幅遅延時間を短くすることを可能とする程度に密に組まれているものと理解することができる。
(3)以上の(1),(2)によれば,訂正発明の「電源線同士および接地線同士それぞれメッシュ状に構成」とは,電源線同士および接地線同士が,網の目状に,緻密に組まれている状態を意味していると解するのが相当であるから,原告主張の取消事由2は理由がない。
(4)原告の主張に対する補足的説明ア原告は,訂正発明の「メッシュ状」という表現のみからはその目の細かさは表されておらず,これが直ちに,緻密に組まれているメッシュと解釈されるものでもない「メッシュ状」とは,網の目状,すなわち,縦方向 ,及び横方向にそれぞれ複数組ずつ配置されている状態を意味するというのが自然な文言解釈であると主張する。
しかし,上記(1)～(3)で説示したとおり,訂正発明の「メッシュ状」との文言は,当業者であれば,その特許請求の範囲の文言の通常の意味として,電源線同士および接地線同士が,網の目状に,緻密に組まれている状態を意味していると解することができるものであって,かかる解釈は,本件訂正明細書(甲10,乙5)の記載にも裏付けられるものである。
以上によれば,原告の上記主張は採用することができない。
イまた原告は,広辞苑第五版(乙3)の「メッシュ」の項目には,メッシュの目が粗いか細かいかの限定はなく「メッシュ」の一つの意味として ,「網の目」を挙げているに過ぎず,さらに「網の目」については「網に編んだものの糸・針金に囲まれたすきま」を意味するものと記載している旨主張する。
, しかし,上記(1)イに説示したとおり,広辞苑第五版(乙3)によれば「メッシュ」とは「網の目」を意味し,かかる「網の目」とは「緻密に組まれているものにたとえる」ものと認められるところ,訂正発明が「メ,ッシュ」そのものではなく「メッシュ状」という文言を使用し,形状(状態)を表していることに照らせば「メッシュ状」との文言は,網の目状 ,に「緻密に組まれているものにたとえる」という意味を有すると認められる。そして,これに上記アで説示したとおり,訂正発明の「メッシュ状」との文言は,当業者であれば,その特許請求の範囲の文言の通常の意味として,電源線同士および接地線同士が,網の目状に,緻密に組まれている状態を意味していると解することができるものであって,かかる解釈は,本件訂正明細書(甲10,乙5)の記載にも裏付けられるものであることも併せ考慮すれば,これを「網に編んだものの糸・針金に囲まれたすきま」を意味するものとみることはできない。
以上によれば,原告の上記主張を採用することはできない。
ウまた原告は,粗密につき何ら限定のない「メッシュ状」という特許請求の範囲の記載を解釈するに際して,特許請求の範囲の技術的意義が一義的に明確に理解できるにもかかわらず,特段の事情なく,実施例の記載を参酌して「緻密に組まれているメッシュ」と限定解釈することは許されない旨主張する。
しかし,上記(1)～(3)で説示したとおり,訂正発明の「メッシュ状」との文言は,当業者であれば,その特許請求の範囲の文言の通常の意味として,電源線同士および接地線同士が,網の目状に,緻密に組まれている状態を意味していると解することができるものであるから,訂正発明の「メッシュ状」との文言が粗密につき何ら限定のないものであるとの原告の主張の前提が既に失当と言わなければならない。
4取消事由3(引用発明の認定の誤り)について(1)引用例(甲1)には,以下の記載がある。
ア「第2図は,半導体基板上に第1図で示したDRAM要部構成を複数個配置した構成を示す。複数個のメモリセルアレイ3(3 ,3 ,…)とセン12スアンプ4(4 ,4 ,…)が図のように配置されている。ここでは, 12ロウアドレスストローブ信号(RAS)が活性の時に同時に選択されるメモリセルアレイがチップ全体の半分である,二分の一パーシャルアクティブ方式の場合について説明する。RASが活性の時に同時に選択されるワード線は,偶数番目のセルアレイ,あるいは奇数番目のセルアレイだけに含まれ,偶数番目のセルアレイのワード線と奇数番目のセルアレイのワード線が同時に選択されることはない。各センスアンプ部にはセンスアンプ部によって異ったビット線センスアンプ選択クロックφ(φ,SSPSSP1φ… ,φ(φ,φ…)が配設されている。各セン SSP2SSNSSN1SSN2 )スアンプ部に配設されたセンスアンプ駆動用電源線φ,φは活性SAPSAN化されるセンスアンプ部と非活性のセンスアンプ部で最小限一箇所以上お互いに接続されている。この実施例では,セルアレイの外部で共通接続配1616 7 線6 ～6 および7 ～7 により,セルアレイ内部で共通接続配線6～6 および7 ～7 により,共通接続されている(3頁右上欄19979 。」行～右下欄2行)イ「一般にワード線は,その配線遅延を小さくするためにポリシリコンに代表される第1の配線材料と,それよりも抵抗率の小さい,アルミニウムに代表される第2の配線材料からなる2重構造を取り,第1の配線材料と第2の配線材料とは,セルアレイ中で最低1箇所以上互いに接続されている。この接続部分をワード線のスナップ部と呼ぶ。このワード線のスナップ部では,ビット線の間隔が他に比べて大きくなっているため,この部分に配線を通すとビット線に与えるノイズの影響を小さくすることができる。
7979 従って,セルアレイの内部を通す共通接続配線6 ～6 および7 ～7は,ワード線のスナップ部を通す(同頁右下欄2行～15行) 。」(2)上記(1)ア,イによれば,上記「ワード線スナップ部」と呼ばれる「セルアレイ中で最低1箇所以上互いに接続されている」部分は,ワード線を構成する「ポリシリコンに代表される第1の配線材料」と「それよりも抵抗率,の小さい,アルミニウムに代表される第2の配線材料」とがセルアレイ中で接続されている部分であり,その第1及び第2の配線材料とが1箇所以上接続されていることを示しているに止まり,このことが,直ちに共通接続配線が多数組存在することを示すものとはいえない。これは,上記(1)イの「…このワード線のスナップ部では,ビット線の間隔が他に比べて大きくなっているため,この部分に配線を通すとビット線に与えるノイズの影響を小さくすることができる。従って,セルアレイの内部を通す共通接続配線6 ～67および7 ～7 は,ワード線のスナップ部を通す」との記載からも裏付 979 。
けられる。なぜなら,同記載によれば,配線によるビット線へのノイズの影響を小さくするために「6 ～6 および7 ～7 」で示される1組の ,7979「共通接続配線」を「ワード線のスナップ部」に通すことが理解できるか ,らである。
(3)原告は,引用例(甲1)には「…セルアレイの内部を通す共通接続配 ,線6 ～6 および7 ～7 は,ワード線のスナップ部を通す(3頁右下7979 。」欄13行～15行)との記載があり,このワード線のスナップ部とは「…,セルアレイ中で最低1箇所以上互いに接続されている…」部分であるから(3頁右下欄7行～8行 ,引用発明には「1組」ではなく「多数組」の共 )通接続配線が開示されているといえると主張するが,上記(2)の説示に照らし,採用することができない。
以上によれば,原告の取消事由3の主張は理由がない。
5取消事由4(引用発明との相違点1の判断の誤り)について(1)引用例(甲1)には,以下のア,イの記載があり,以下のウの図面がある。
ア「…各ビット線対BL,BLにはメモリセル1から読み出された情報を増幅するためのビット線センスアンプ2が設けられている。このビット線センスアンプ2は,第4図に示すように二個のｐチャネルMOSトランジスタQQと二個のnチャネルMOSトランジスタQQから21,22 23,24構成されたCMOSフリップフロップからなる周知のものであるが,従来とは異なって,ｐチャネル側の駆動用電源線φと二個のｐチャネルMSAPOSトランジスタQQのソースとの間に,ｐチャネルMOSトラ 21,22ンジスタQからなるトランスファーゲートを設ける。同様にnチャネ 25SAN 23,ル側の駆動用電源線φと二個のnチャネルMOSトランジスタQQのソースとの間にnチャネルMOSトランジスタQからなるトラ24 26ンスファーゲートを設ける。選択されたセルを含むセルアレイに接続されたビット線センスアンプの選択的な活性化は,これらのトランスファーゲートQQのゲートに入力されたビット線センスアンプ選択クロッ25,26クφ,φにより行なわれる。… (3頁左上欄12行～右上欄1 SSPSSN 」2行)イ「第2図において,5(5 ,5 ,…)はセンスアンプ駆動用電源ク12ロックの発生およびイコライズ回路である。このセンスアンプ駆動用電源クロックの発生およびイコライズ回路は第5図に示すように,センスアンプ活性時にｐチャネル側電源線φを電源電圧Vccに,nチャネル側SAP電源線φを接地電圧Vｓｓにそれぞれ短絡するPチャネルMOSトラ SANンジスタQ,NチャンネルMOSトランジスタQと,イコライズ用 51 52EQL SAPSクロックφをゲート入力信号とし,RASが非活性時にφとφをイコライズするNチャネルMOSトランジスタQ,および,RA AN 55Sが非活性時にφ,φの電位をビット線のプリチャージの電位と SAPSAN等しいVにプリチャージするため,VとφおよびVとφ EQL EQLSAPEQLを短絡するNチャネルMOSトランジスタQ,Qにより構成さ SAN 5354れる。センスアンプ駆動用電源線φ,φは複数個のセンスアンプ SAPSAN部にわたって共通であるから,電源クロックおよびイコライズ回路5は各センスアンプ部ごとに配置しなくても良いが,RASの活性時にVccとφ,Vｓｓとφの電位ができるだけ等しくなるように,各センス SAP SANアンプ部ごとに配置することが望ましい(3頁右下欄下5行～4頁左。」上欄下2行)ウ第4図:ビット線センスアンプの構成を示す図第5図:ビット線センスアンプ駆動用電源クロックの発生回路およびイコライズ回路の構成を示す図<第4図> <第5図>(2)上記(1)ア～ウによれば,引用発明のセンスアンプ(第4図)は,そのセンスアンプ活性時に,PチャネルMOSトランジスタQ及びNチャンネ51ルMOSトランジスタQを介して,電源電圧Vccとなるｐチャネル側52駆動用電源線φ及び接地電圧Vｓｓとなるnチャネル側駆動用電源線φ SAPに接続されるものであるから,ｐチャネル側駆動用電源線φ及びn SAN SAPチャネル側駆動用電源線φは,センスアンプ(第4図)に電源を供給し SANこれを駆動する配線であるとは言えるが,センスアンプを駆動する回路(第5図)に電源を供給する電源線,接地線に相当するものということはできない。そして,引用例(甲1)において,センスアンプを駆動する回路(第5図)に電源を供給するものについては,僅かに第5図において,左上部に位置しPチャネルMOSトランジスタQを介して電源電圧Vccにつなが51る電源線,及び,右上部に位置しNチャンネルMOSトランジスタQを 52介して接地電圧Vｓｓにつながる接地線であることを示唆する配線が記載されているが,二つの配線が略平行に記載されているのみで交差もしておらず,各配線群が具体的にどのような方向にどのような状態で形成されているかは不明であり,これ以外には,センスアンプを駆動する回路に電源を供給する配線についての記載自体がそもそも見当たらない。
以上によれば,引用発明との相違点1に係る構成である電源線および接地線からなる配線群の形成の状態につき,引用発明においては,各配線群が具体的にどのような方向にどのような状態で形成されているかがそもそも明らかでないのであるから,相違点1は実質的な相違点であるというべきであるし,かかる引用発明に基づいて,当業者が,上記相違点1についての訂正発明の構成を容易に想到できたものということもできない。
以上によれば,原告主張の取消事由4は理由がない。
(3)原告の主張に対する補足的説明ア原告は,引用発明のnチャネル側電源線φとｐチャネル側電源線φSANはそれぞれ訂正発明の「接地線」と「電源線」に相当することを前提 SAPに,審決の相違点1の判断は誤りであるとの主張をするが,かかる原告の主張は,上記(2)の説示に照らし失当である。
イ原告は,引用発明のnチャネル側電源線φとｐチャネル側電源線φSANが「接地線」と「電源線」とは形式的・表現的に異なるとしても, SAP ,引用発明のnチャネル側電源線φとｐチャネル側電源線φは,非SAN SAP動作時(センスアンプ非活性時)にV/2の電圧にイコライズされる CCに過ぎず,これは,訂正発明の作用効果を奏する上で,全く無関係であって,センスアンプ動作時に電源線や接地線として機能する引用発明のｐチャネル側電源線φとnチャネル側電源線φは,それぞれ,実質的SAP SANに「電源線」や「接地線」である旨主張する。
しかし,センスアンプの非活性時の状態や動作時の状態いかんにかかわらず,上記(2)で説示したとおり,ｐチャネル側駆動用電源線φ及びSAPnチャネル側駆動用電源線φは,センスアンプ(第4図)に電源を供 SAN給しこれを駆動する配線であるとは言えるが,センスアンプを駆動する回路(第5図)に電源を供給する電源線,接地線に相当するものということはできないのであるから,原告の上記主張は失当である。
6取消事由5(引用発明との相違点2の判断の誤り)について原告の取消事由5に係る主張は,その内容自体から,取消事由4を前提とするものであることが明らかであるが,上記5に説示したとおり,取消事由4は理由がないのであるから,その余について判断するまでもなく,取消事由5の主張も理由がない。
7取消事由6(引用発明との相違点3-1の判断の誤り)について原告は,審決は,引用発明との相違点3-1を判断する前提として,そもそも「メッシュ状」を緻密に組まれているという意味に誤って限定解釈している上,仮に「メッシュ状」を「緻密に組まれている」と解釈できたとしても,引用発明には「多数組」の共通接続配線が開示されているといえるから,これは緻密に組まれていると十分評価できる,また仮にそう評価できないとしても,「多数組」と「緻密」と評価される程の組数とは,境界の明確でない概念であり,結局のところ程度問題であるから,既に複数組の電源線の組が開示されている以上,これを増やすこと自体には何ら困難性はないと主張する。
しかし,前記3,4で説示したとおり,審決の訂正発明に係る「メッシュ状」の文言解釈や引用発明に開示された共通接続配線の組数についての認定に誤りはない。また,上記5に説示したとおり,訂正発明の相違点3-1に係る構成である電源線同士および接地線同士の配線態様につき,引用発明においては,各配線群が具体的にどのような方向にどのような状態で形成されているかがそもそも明らかでないのであるから,相違点3-1は実質的な相違点というべきであるし,かかる引用発明に基づいて,当業者が,相違点3-1についての訂正発明の構成を容易に想到できたものということもできない。
以上によれば,原告主張の取消事由6は理由がない。
8取消事由7(引用発明との相違点3-2の判断の誤り)について原告の取消事由7に係る主張は,その内容自体から,取消事由4を前提とするものであることが明らかであるが,上記5に説示したとおり,取消事由4の主張には理由がないのであるから,その余について判断するまでもなく,取消事由7の主張も理由がない。
9取消事由8(引用発明との相違点3-3の判断の誤り)について原告の取消事由8に係る主張は,その内容自体から,取消事由4及び6を前提とするものであることが明らかであるが,上記5及び7に説示したとおり,取消事由4及び6の主張にはいずれも理由がないのであるから,その余について判断するまでもなく,取消事由8の主張も理由がない。
10取消事由9(引用発明との相違点4の判断の誤り)について原告の取消事由9に係る主張は,その内容自体から,取消事由4及び6を前提とするものであることが明らかであるが,上記5及び7に説示したとおり,取消事由4及び6の主張にはいずれも理由がないのであるから,その余について判断するまでもなく,取消事由9の主張も理由がない。
11取消事由10(先願発明の認定の誤り)について(1)先願明細書(甲2の1～3)には,以下のア～ウの記載があり,エの内容の記載がなされた図面がある。
ア「発明が解決しようとする課題】…従来技術においては,…負荷容量【や配線抵抗の増加に伴う充放電時間の遅延に対処することが困難になる。
本発明の目的は,このような問題を改善し,高速で動作可能な半導体集積回路技術を提供することにある。
【課題を解決するための手段】上記目的は,選択信号線によって同時に活性化されるセンスアンプ群を複数のブロックに分割し,該センスアンプ群毎にセンスアンプ駆動用の電源線を選択信号線と交差するように設けることにより達成される。
【作用】上記手段によって,各電源線あたりの負荷容量は1/n(n:分割数)に減少するため,充放電の時定数を大幅に低減でき…るようになる」。
( 甲2の2〕4頁1行～下3行) 〔イ「第1図は,本発明の第1の実施例である。この回路は各センスアンプSA内に,センスアンプ駆動用MOSトランジスタ(MP4,MN4)を設け,センスアンプ用電源線をメモリブロック(MA0～MAi)間で接続し共用したものである。この,センスアンプ駆動用MOSトランジスタの定数はセンスアンプを構成するMOSトランジスタの定数と同程度でよい。
…本発明では,センスアンプ用電源線を選択メモリブロック(MA0)と非選択メモリブロック(MA1～MAi)間で接続し共用しているため,電源線抵抗を小さくできる。このため,センスアンプを構成するトランジスタのソ-ス電圧の上昇が小さくなり,センスアンプを構成するトランジスタが十分オンし,デ-タ線を高速で増幅できる(同5頁11行～6。」頁16行)ウ「一方,第2図に示すような従来の構造では,センスアンプ用駆動信号線をメモリブロック(MA0～MAi)間で接続し共用できないため,信号線の抵抗が大きくなる。このため,センスアンプを構成するトランジスタのソ-ス電圧が大きく上昇し,センスアンプを構成するトランジスタが十分オンせず,デ-タ線を高速で増幅できなくなる(7頁5行～11。」行)エ第1図(a(d)の回路構成図には,縦に延びる電源線であるセン ),スアンプ駆動用の電源線は,メモリブロック(MA0～MAi)外の左端,メモリブロック(MA0～MAi)内部の中央及びメモリブロック(MA0～MAi)外の右端,の3組が存在している。
(2)上記(1)ア～エによれば,先願発明は,センスアンプ群を複数のメモリブロックに対応させて分割し,そのセンスアンプ群毎にセンスアンプ駆動用の電源線をセンスアンプの選択信号線に交差するように設け,これを該メモリブロック(MA0～MAi)間で接続し共用する構成を採用することにより,負荷容量や配線抵抗の増加に伴う充放電時間の遅延という問題を改善し,高速で動作可能な半導体集積回路技術を提供するものと認められる。
したがって,先願発明は,センスアンプ駆動用の電源線をセンスアンプの選択信号線に交差するように設け,これを該メモリブロック(MA0～MAi)間で接続し共用するものであるが,そのセンスアンプ駆動用の電源線の組数については,先願明細書(甲2の1～3)中にも,上記(1)エのとおりメモリセルアレイの内部のセンスアンプ駆動用の電源線が1組開示された図面があるに止まり,これ以外に,上記電源線の組数について示唆する記載は何ら見当たらない。
以上によれば,原告主張の取消事由10は理由がない。
(3)ア原告は,先願明細書(甲2の2)には「…選択信号線によって同時 ,に活性化されるセンスアンプ群を複数のブロックに分割し,該センスアンプ群毎にセンスアンプ駆動用の電源線を選択信号線と交差するように設けることにより…各電源線あたりの負荷容量は1/n(n:分割数)に減少する… (4頁9行～16行)との記載があるから,メモリブロックの内」部に,図面上は1組しか電源線対の開示がないとしても「多数組」の電,源線対が実質的に開示されているといえると主張する。
しかし,先願明細書には,上記(1)アのように「課題を解決するため ,【の手段】上記目的は,選択信号線によって同時に活性化されるセンスアンプ群を複数のブロックに分割し,該センスアンプ群毎にセンスアンプ駆動用の電源線を選択信号線と交差するように設けることにより達成される」と記載され「分割」とはセンスアンプ群を複数のブロックに分け。,るという意味で使用されており,また「各電源線あたりの負荷容量」の ,各電源線とは「各電源線あたりの負荷容量」の記載に先行する「上記手 ,段によって」との記載から,センスアンプ群毎のセンスアンプ駆動用の ,電源線を意味することは明らかであるところ,そのセンスアンプ群毎のセンスアンプ駆動用の電源線が複数のブロック(n)に分割することで構成されるために「各電源線あたりの負荷容量は1/n(n:分割数)に減 ,少する」という作用を得るものと認められるのであるから,上記の「1/n(n:分割数」のnは,メモリセルアレイの内部のセンスアンプ駆動 )用の電源線の組数に結びつくものではなく,分割されたメモリブロック及びセンスアンプ群のブロック数を意味するに過ぎないと解するのが相当である。
以上によれば,原告の上記主張は採用することができない。
イ原告は,メモリセルアレイがサブアレイに分割され,サブアレイとサブアレイの間にデコーダやセンスアンプ等が含まれている場合であっても,全体としてメモリセルアレイがアレイ状に配置されていれば,その領域はメモリセルアレイといえるから,先願明細書の第3図に記載された全ての領域がアレイの領域であると主張する。
しかし,先願発明は,上記(1)アに記載されるように,選択信号線によって活性化されるセンスアンプ群が複数のメモリブロックに分割されるものであるから,メモリブロックの外側にセンスアンプ群が配置されているということはできないし,デコーダについても,その位置について先願明細書の発明の詳細な説明に何ら記載がなされていないことに照らすと,同明細書(甲2)の第1図はあくまで模式的な記載に過ぎないと見るのが自然である。また,先願明細書(甲2)の第3図を見ても,少なくとも「周辺回路「メインアンプ「パッド群」及び「SHR・PC」と記載さ」,」,れた部分はアレイの領域ということはできないから,この部分においても電源線,接地線の配線群がつながっているとみることはできない。
以上によれば,原告の上記主張は採用することができない。
12取消事由11(先願発明との相違点3の判断の誤り)について原告は,審決は,先願発明との相違点3を判断する前提として,そもそも「メッシュ状」を緻密に組まれているという意味に誤って限定解釈している上,仮に「メッシュ状」を「緻密に組まれている」と解釈できたとしても,先願発明は,メモリブロックの内部に「多数組」の電源線対が実質的に開示されているといえるから,これは緻密に組まれていると十分評価できるし,仮にそう評価できないとしても「多数組」と「緻密」と評価される程の組数とは,境界 ,の明確でない概念であり,結局のところ程度問題であるから,既に複数組の電源線の組が開示されている以上,先願発明との相違点3は実質的なものではないと主張する。
しかし,前記3で説示したとおり,審決の訂正発明に係る「メッシュ状」の文言解釈に誤りはないし,また,前記11で説示したとおり,先願発明は,センスアンプ駆動用の電源線をセンスアンプの選択信号線に交差するように設け,これを該メモリブロック(MA0～MAi)間で接続し共用するものであるが,メモリセルアレイの内部のセンスアンプ駆動用の電源線はせいぜい1組開示されているに過ぎないのであるから,このような先願発明が,訂正発明の相違点3に係る構成である電源線同士および接地線同士のメッシュ状の構成と実質的に同一ということはできない。
以上によれば,原告主張の取消事由11は理由がない。
13取消事由12(先願発明との相違点4の判断の誤り)について原告の取消事由12に係る主張は,その内容自体から,取消事由11を前提とするものであることが明らかであるが,上記12に説示したとおり,取消事由11の主張には理由がないのであるから,その余について判断するまでもなく,取消事由12の主張も理由がない。
14結語以上によれば,原告主張の取消事由1は理由があることになるから,審決は違法として取消しを免れない。
よって,原告の本訴請求はこれを認容することとして,主文のとおり判決する。

裁判長裁判官	中野哲弘
裁判官	今井弘晃
裁判官	田中孝一

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