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事件 平成 23年 (行ケ) 10015号 審決取消請求事件
裁判所のデータが存在しません。
裁判所 知的財産高等裁判所 
判決言渡日 2012/06/27
権利種別 特許権
訴訟類型 行政訴訟
判例全文
判例全文
平成24年6月27日判決言渡

平成23年(行ケ)第10015号 審決取消請求事件

口頭弁論終結日 平成24年5月7日

判 決



原 告 エルジー ディスプレイ

カンパニー リミテッド



訴訟代理人弁理士 岡 部 讓

岡 部 正 夫

脇 村 善 一

臼 井 伸 一

三 山 勝 巳

M 口 岳 久



被 告 特 許 庁 長 官

指定代理人 後 藤 亮 治

飯 野 茂

樋 口 信 宏

田 村 正 明



主 文

原告の請求を棄却する。

訴訟費用は原告の負担とする。

この判決に対する上告及び上告受理申立てのための付加期間を30日と定める。





事実及び理由

第1 原告の求めた判決

特許庁が不服2008−32301号事件について平成22年9月8日にした審

決を取り消す。



第2 事案の概要

本件は,特許出願に対する拒絶審決の取消訴訟である。争点は,容易想到性であ

る。

1 特許庁における手続の経緯

原告は,平成16年12月2日,名称を「データ駆動集積回路及びその駆動方法

と,それを利用した液晶表示装置及びその駆動方法」とする発明につき特許出願(甲

1,特願2004−349822,パリ条約による優先権主張2003年12月1

1日,2004年4月28日,大韓民国)をし,平成19年12月12日付けで拒

絶の理由が通知され,平成20年3月17日付けで手続補正書(甲3)を提出した

が,同年9月16日付けで拒絶査定を受けたので,同年12月22日に不服の審判

(不服2008−32301号)を請求するとともに,本件補正(甲2)をした。

特許庁は,平成22年9月8日付けで,本件補正を却下した上で,「本件審判の請

求は,成り立たない。」との審決をし,その謄本は,同月21日,原告に送達され

た(出訴期間90日附加)。

2 本願発明の要旨

(1) 本件補正による請求項1の発明(補正発明。補正後の請求項1の記載を審

決が修正認定したものであり,原告もこの点について争わない。)。

表示装置の多数のデータラインと接続されたデータ駆動集積回路において,

N個のデータ出力チャンネルと,

前記N個のデータ出力チャンネルから,一部のデータ出力チャンネルを,画素デ

ータを出力するデータ出力チャンネルとして選択する選択部であって,Nは整数で





あり,前記表示装置の所望の解像度に従い,画素データを前記N個のデータライン

の中の対応する数へ供給し,前記データ出力チャネルの残りは画素データを供給さ

れないようにする選択部と,

サンプリング信号を順次供給するシフトレジスタ部であって,前記サンプリング

信号は,ソースサンプリングクロック信号に応答してタイミングコントローラから

供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジ

スタ部と,及び

前記シフトレジスタ部から前記サンプリング信号に応答して前記画素データをラ

ッチするためのラッチ部であって,前記画素データは前記タイミングコントローラ

から供給されるラッチ部とを含み,

前記選択部は,第1及び第2のチャネル選択信号に応答して前記シフトレジスタ

部から次のデータ駆動集積回路へ前記サンプリング信号を供給し,

前記選択部は,前記N個のデータ出力チャンネルから前記画素データを出力する

データ出力チャンネル数を決定するためのチャネル選択信号が入力されるために配

置されており,かつ,入力されたチャネル選択信号を保持して,保持したチャネル

選択信号を発生する,第1及び第2オプションピンを具備し,

前記選択部は,前記チャネル選択信号に従って前記N個のデータ出力チャンネル

を調節し,

前記選択部は第1乃至第4論理値を発生し,

前記第4論理値の場合には前記選択部は前記データ出力チャンネルの総数Nより

小さなI個を,ここでNは定数であり,

前記第3論理値の場合には前記Iより小さなJ個を,

前記第2論理値の場合には前記Jより小さなK個を,

前記第1論理値の場合には前記Kより小さなM個を前記画素データを出力するデ

ータ出力チャンネルとして選択し,

前記画素データの供給される前記データ出力チャンネルの数は,I個,J個,K





個,M個の間で変更可能とされた

ことを特徴とするデータ駆動集積回路。

(2) 本件補正前の請求項1の発明(補正前発明。補正前の請求項1の記載を審

決が修正認定したものであり,原告もこの点について争わない。)。

表示装置の多数のデータラインと接続されたデータ駆動集積回路において,

N個のデータ出力チャンネルと,

前記N個のデータ出力チャンネルから,一部のデータ出力チャンネルを,画素デ

ータを出力するデータ出力チャンネルとして選択する選択部であって,Nは整数で

あり,前記表示装置の所望の解像度に従い,画素データを前記N個のデータライン

の中の対応する数へ供給し,前記データ出力チャンネルの残りは画素データを供給

されないようにする選択部と,

サンプリング信号を順次供給するシフトレジスタ部であって,前記サンプリング

信号は,ソースサンプリングクロック信号に応答してタイミングコントローラから

供給されるソーススタートパルスを順次シフトすることにより発生するシフトレジ

スタ部と,及び

前記シフトレジスタ部から前記サンプリング信号に応答して前記画素データをラ

ッチするためのラッチ部であって,前記画素データは前記タイミングコントローラ

から供給されるラッチ部とを含み,

前記選択部は,第1及び第2のチャネル選択信号に応答して前記シフトレジスタ

部から次のデータ駆動集積回路へ前記サンプリング信号を供給する

ことを特徴とするデータ駆動集積回路。

3 審決の理由の要点

(1) 審決は,「補正発明は,引用発明1,引用発明2,並びに,周知技術及び

周知・慣用の技術に基づいて当業者が容易に発明をすることができたので独立特許

要件を欠く」,「補正前発明は,引用発明1及び周知技術に基づいて当業者が容易

に発明をすることができた」と判断した。





(2) 上記判断に際し,審決が認定した引用刊行物1(特開平06−04342

4号公報,甲4)記載の発明(引用発明1),引用刊行物2(特開昭61−292

127号公報,甲5)記載の発明(引用発明2),補正発明と引用発明1との一致

点及び相違点並びに相違点についての判断,補正前発明と引用発明1との対比・判

断は,以下のとおりである。

ア 引用発明1

「パネルを駆動することができる液晶駆動用ICにおいて,

液晶駆動信号を出力するY1 端子……Y80 端子と,

80個のフリップフロップFF1 〜FF80 からなるシフトレジスタ1であって,

入力端子INへの直列ビットデータをCLK端子へのシフトクロックに同期してフ

リップフロップFF1〜FF80 に順次に記憶するシフトレジスタ1と,

前記シフトレジスタ1が記憶する80ビットデータを取り込むラッチ回路2であ

って,前記シフトレジスタ1中の72,もしくは,80ビットデータを記憶するラ

ッチ回路2と,

1種類のICであらゆるドット数のパネルを駆動するために,前記シフトレジス

タ1を80段または72段のシフトレジスタに設定できるシフト段数選択回路3と

を含み,

前記シフト段数選択回路3は80出力選択信号 SELECT2及び72出力選択信号

SELECT1に応じて,80段目のフリップフロップFF80 及び72段目のフリップフ

ロップFF72 の出力の一方を出力端子OUTに導出し,80出力選択信号 SELECT2

がHレベル,72出力選択信号 SELECT1がLレベルであれば,シフトレジスタ1を

80段に設定し,80出力選択信号 SELECT2がLレベル,72出力選択信号 SELECT

1がHレベルであれば,シフトレジスタ1を72段に設定する

液晶駆動用IC。」

イ 引用発明2

「大形ドットマトリックス液晶表示器を駆動するための液晶駆動用集積回路であっ





て,

64の駆動出力端と,

種々の表示器に適用するために,ビット数設定信号GS1,GS2により後述す

るシフトレジスタ11のビット長を可変できるデコード回路19及びマルチプレク

サ20と,

後述する駆動回路14に各ビット毎の転送データ(同期信号SC)を並列的に供

給するシフトレジスタ11であって,コントローラから供給される同期信号SCを

同期信号シフトクロックパルスSPに同期してシフトレジスタ11中を順次転送す

ることにより,シフトレジスタ11の各ビット毎の同期信号SCを生成するシフト

レジスタ11と,

前記シフトレジスタ11の転送データに基づいて液晶駆動信号LCを得る駆動回

路14とを具備し,

前記デコード回路19及びマルチプレクサ20は,ビット数設定信号GS1,GS

に応じて前記シフトレジスタ11からの同期信号SCを次段に供給し,外部から



の前記ビット数選択信号GS1,GS2が供給されるビット数選択端子231,232

を具備し,前記ビット数選択信号GS1,GS2に基づいて前記シフトレジスタ11

の,例えば40ビット,48ビット,50ビットおよび64ビット目の出力端に接

続されたアンドゲ−ト21a〜21dへの出力をハイレベルに設定する

液晶駆動用集積回路。」

ウ 補正発明と引用発明1との対比

(ア) 一致点

「表示装置の多数のデータラインと接続されたデータ駆動集積回路において,

N個のデータ出力チャンネルと,

前記N個のデータ出力チャンネルから,一部のデータ出力チャンネルを,画素デ

ータを出力するデータ出力チャンネルとして選択する選択部であって,前記表示装

置の所望の解像度に従い,画素データを前記80個のデータラインの中の対応する





数へ供給し,前記データ出力チャンネルの残りは画素データを供給されないように

する選択部と,

クロック信号に応答して所定の信号をシフトするシフトレジスタ部と,及び

画素データをラッチするラッチ部とを含み,

前記選択部は,第1及び第2のチャネル選択信号に応答して,次のデータ駆動集

積回路へ,前記シフトレジスタ部からの出力信号を供給し,

前記選択部が,前記チャネル選択信号に従って前記N個のデータ出力チャンネル

を調節し,

前記画素データの供給される前記データ出力チャンネルの数は,所定の個数の間

変更可能とされた

データ駆動集積回路(N=80の場合)。」の点。

(イ) 相違点1

シフトレジスタ部とラッチ部に関し,補正発明では「サンプリング信号を順次供

給するシフトレジスタ部であって,前記サンプリング信号は,ソースサンプリング

クロック信号に応答してタイミングコントローラから供給されるソーススタートパ

ルスを順次シフトすることにより発生するシフトレジスタ部」と「シフトレジスタ

部からサンプリング信号に応答して画素データをラッチするためのラッチ部であっ

て,前記画素データはタイミングコントローラから供給されるラッチ部」であるの

に対し,引用発明1では「80個のフリップフロップFF1 〜FF80 からなるシフ

トレジスタ1であって,入力端子INへの直列ビットデータをCLK端子へのシフ

トクロックに同期してフリップフロップFF1 〜FF80 に順次に記憶するシフトレ

ジスタ1」と「シフトレジスタ1が記憶する80ビットデータを取り込むラッチ回

路2であって,前記シフトレジスタ1中の72,もしくは,80ビットデータを記

憶するラッチ回路2」である点。これに付随して,シフトレジスタ部から次のデー

タ駆動集積回路に供給される信号に関し,補正発明では「サンプリング信号」であ

るのに対し,引用発明1では「ビットデータ」である点。





(ウ) 相違点2

チャネル選択信号に関し,補正発明では「選択部に,チャネル選択信号が入力さ

れるために配置されており,かつ,入力されたチャネル選択信号を保持して,保持

したチャネル選択信号を発生する,第1及び第2オプションピンを具備する」のに

対し,引用発明1では,単に,シフト段数選択回路(選択部)に80出力選択信号

SELECT2及び72出力選択信号 SELECT1(第1及び第2のチャネル選択信号)が入

力されていることが特定されているにとどまる点。

(エ) 相違点3

画素データを出力するデータ出力チャンネルの選択に関し,補正発明では「前記

選択部は第1乃至第4論理値を発生し,前記第4論理値の場合には前記選択部は前

記データ出力チャンネルの総数Nより小さなI個を,ここでNは定数であり,前記

第3論理値の場合には前記Iより小さなJ個を,前記第2論理値の場合には前記J

より小さなK個を,前記第1論理値の場合には前記Kより小さなM個を前記画素デ

ータを出力するデータ出力チャンネルとして選択し,前記画素データの供給される

前記データ出力チャンネルの数は,I個,J個,K個,M個の間で変更可能とされ」

ているのに対し,引用発明1では「80出力選択信号 SELECT2がHレベル,72出

力選択信号 SELECT1がLレベルであれば,シフトレジスタ1を80段に設定し,8

0出力選択信号 SELECT2がLレベル,72出力選択信号 SELECT1がHレベルであれ

ば,シフトレジスタ1を72段に設定して,液晶駆動信号を出力する端子数が72

個と80個の間で切り換え可能とされ」ている点。

エ 相違点についての審決の判断

(ア) 相違点1について

「液晶表示装置の制御」の技術分野において,データ側駆動回路におけるシフト

レジスタ部とラッチ部として,「サンプリング信号を順次供給するシフトレジスタ

部であって,前記サンプリング信号は,ソースサンプリングクロック信号に応答し

てタイミングコントローラから供給されるソーススタートパルスを順次シフトする





ことにより発生するシフトレジスタ部と,前記シフトレジスタ部から前記サンプリ

ング信号に応答して画素データをラッチするためのラッチ部であって,前記画素デ

ータは前記タイミングコントローラから供給されるラッチ部」は,例えば,

・特開平04−170515号公報(甲6)の第2頁左下欄第12行〜右下欄第1

8行,第6A,6B図に,シフトデータ入力信号SI(「ソーススタートパルス」

に相当)とクロック信号CLK(「ソースサンプリングクロック信号」に相当)が

入力され,クロック信号CLKに応じてシフトデータ入力信号SIをシフトするシ

フトレジスタ61(「シフトレジスタ部」に相当)と,三原色のデータ(「画素デ

ータ」に相当)をシフトレジスタ61からの信号(「サンプリング信号」に相当)

によりオンオフされるサンプリングスイッチ63とサンプルホールド回路64「ラ


ッチ部」に相当)として記載され,

・特開平10−214061号公報(甲7)の段落【0003】,【0004】,

【図6】,【図7】に,スタート信号(「ソーススタートパルス」に相当)とクロ

ック信号(「ソースサンプリングクロック信号」に相当)が入力され,スタート信

号がクロック信号の立ち上がりで読み込まれて各段でサンプリング信号(「サンプ

リング信号」に相当)を順次出力する4段のフリップフロップ20(「シフトレジ

スタ部」に相当)と,各段のフリップフロップ20からのサンプリング信号に応じ

てデータ(「画素データ」に相当)を取り込む4段のデータレジスタ30(「ラッ

チ部」に相当)として記載され,

・特開2003−208135号公報(甲8)の段落【0005】〜【0009】,

【図2】に信号制御部(10)(「タイミングコントローラ」に相当)からのソー

ス・スタート・パルス(SSP)(「ソーススタートパルス」に相当)をソース・

サンプリング・クロック信号(SSC)(「ソースサンプリングクロック信号」に

相当)により順次シフトさせ,サンプリング信号(「サンプリング信号」に相当)

として出力するシフトレジスタ部(14)(「シフトレジスタ部」に相当)と,シ

フトレジスタ部(14)からのサンプリング信号に応じて信号制御部(10)から





の画素データ(VD)(「画素データ」に相当)を一定の単位ずつ順次サンプリン

グしてラッチするラッチ部(16)(「ラッチ部」に相当)として記載されている

ように,

周知技術である。

よって,引用発明1において,データ側の液晶駆動用ICにおけるシフトレジス

タ部とラッチ部として,上記周知技術を適用し,サンプリング信号を順次供給する

シフトレジスタ部であって,前記サンプリング信号は,ソースサンプリングクロッ

ク信号に応答してタイミングコントローラから供給されるソーススタートパルスを

順次シフトすることにより発生するシフトレジスタ部と,前記シフトレジスタ部か

ら前記サンプリング信号に応答して画素データをラッチするためのラッチ部であっ

て,前記画素データは前記タイミングコントローラから供給されるラッチ部からな

る構成を採用することは,当業者が容易になし得たことである。

そして,かかる上記周知技術の適用に伴い,シフトレジスタ1(シフトレジスタ

部)から次の液晶駆動用IC(データ駆動集積回路)に供給される信号は,サンプ

リング信号となる。

(イ) 相違点2について

一般に,信号入力部に,入力される信号を保持するバッファを設け,信号の入力

後も,入力された信号の値を出力可能とすることは,例示するまでもなく,周知・

慣用の技術である。

よって,引用発明1において,それぞれがHレベルとLレベルの2値を有する8

0出力選択信号 SELECT2と72出力選択信号 SELECT1が入力されているところ,そ

れぞれの入力端に上記周知・慣用の技術を適用して,入力される信号を保持・出力

するためのバッファであるオプションピンを設けることは,当業者が容易になし得

たことである。

(ウ) 相違点3について

引用発明1と引用発明2とは「液晶表示装置の制御」という同一の技術分野に属





し,「異なる解像度の表示装置に対して同一の駆動ICで対応する」との課題も共

通する。

よって,引用発明1は,シフト段数選択回路3(選択部)により液晶駆動信号を

出力するY端子(画素データを出力するデータ出力チャンネル)を選択していると

ころ,「シフト段数選択回路3(選択部)」に対して,引用発明2の,シフトレジ

スタ11のビット長を可変できる「デコード回路19及びマルチプレクサ20」に

関する技術を適用することにより,2つのチャネル選択信号をデコードして,シフ

トレジスタ部の4個の異なる段における出力を選択する論理値を発生させ,各論理

値に応じて,ラッチ部に対して4個の異なる段に対応する数の画素データを保持さ

せることにより,画素データを出力するデータ出力チャンネルの数を4個の異なる

数の間で変更可能とすることは,当業者が容易になし得たことである。

(エ) ここで,画素データを出力するデータ出力チャンネルの数をデータ駆

動集積回路が具備するデータ出力チャンネルの総数(N)よりも小さい数とするこ

との技術的意義について検討する。

本願の発明の詳細な説明において,第1ないし第3実施例の画素データを出力す

るデータ出力チャンネルの数とデータ駆動集積回路が具備するデータ出力チャンネ

ルの総数は,共に642個で同数であり,画素データを出力するデータ出力チャン

ネルの数をデータ駆動集積回路が具備するデータ出力チャンネルの総数(N)より

も小さい数とすることを支持する記載は,段落【0120】,【0121】におけ

る「本発明の第1及び第3実施例による液晶表示装置では第1及び第2チャンネル

選択信号(P1,P2)につれて642個の出力チャンネルを有するデータIC(1

16,216,1016)の出力チャンネルを変更することに限り限定されること

ではなく,642個の以下及び以上の出力チャンネルを有するデータIC(116,

216,1016)に同一に適用されることができる。また,第1及び第2チャン

ネル選択信号(P1,P2)につれて設定されるデータIC(116,216,1

016)の出力チャンネルは600,618,630及び642個の出力チャンネ





ルにだけ限定されることではなく,どんな場合にも適用することができる。」なる

記載のみである。すなわち,本願の発明の詳細な説明においては,画素データを出

力するデータ出力チャンネルの数とデータ駆動集積回路が具備するデータ出力チャ

ンネルの総数の関係に関して,適宜変更可能であることが記載されているものの,

画素データを出力するデータ出力チャンネルの数をデータ駆動集積回路が具備する

データ出力チャンネルの総数よりも小さい数とすることにより奏される効果に関す

る記載は無い。また,優先日当時の技術常識を考慮しても,そのような構成により

奏される有利な効果は見いだせない。

そして,引用発明1の認定の根拠となった上記記載事項5に「【0017】なお,

図1の回路では,シフトレジスタ1を80段または72段に設定できるだけである

が,これは一例を示したものに過ぎず,例えば,16段,32段,48段,64段,

80段の内の任意の段数に設定できるようにしてもよい。・・・」と,また,引用

発明2の認定の根拠となった上記記載事項10に「なお,上記実施例では,シフト

レジスタ11の40ビット目,48ビット目,50ビット目,および64ビット目

のいずれかを選択するようにしたが,これらのビット数に限られないのはもちろん

である。」と記載されているように,異なる解像度の表示装置に同一の駆動ICで

対応するために,シフトレジスタで切り換え可能とされる段数としては,任意のも

のが設定可能であるとの技術思想が開示されている。

したがって,引用発明1に引用発明2の技術を適用するに際し,画素データを出

力するデータ出力チャンネルの数をデータ駆動集積回路が具備するデータ出力チャ

ンネルの総数内で適宜設定可能であるところ,画素データを出力するデータ出力チ

ャンネルの数をデータ駆動集積回路が具備するデータ出力チャンネルの総数よりも

小さい数とすることに格別の困難性は認められない。また,そのような構成を採用

したことによりもたらされる効果も,引用発明1,引用発明2から想定することが

できない格別のものと認めることもできない。

(オ) したがって,上記相違点3に係る補正発明の発明特定事項は,当業者





が引用発明1及び引用発明2に基づいて容易に想到し得たことである。

(カ) そして,補正発明によってもたらされる効果は,引用発明1,引用発

明2,並びに,上記周知技術及び上記周知・慣用の技術から想定することができな

い格別のものと認めることもできない。

(キ) したがって,補正発明は,引用発明1,引用発明2,並びに,上記周

知技術及び上記周知・慣用の技術に基づいて当業者が容易に発明をすることができ

たものであり,独立特許要件を欠くので,本件補正を却下する。

オ 補正前発明と引用発明1との対比・判断

補正前発明は,補正発明から,選択部に関し,「前記選択部は,前記N個のデー

タ出力チャンネルから,画素データを出力するデータ出力チャンネル数を決定する

ためのチャネル選択信号が入力されるために配置されており,かつ,入力されたチ

ャネル選択信号を保持して,保持したチャネル選択信号を発生する,第1及び第2

オプションピンを具備し,前記選択部は,前記チャネル選択信号に従って前記N個

のデータ出力チャンネルを調節し,前記選択部は第1乃至第4論理値を発生し,前

記第4論理値の場合には前記選択部は前記データ出力チャンネルの総数Nより小さ

なI個を,ここでNは定数であり,前記第3論理値の場合には前記Iより小さなJ

個を,前記第2論理値の場合には前記Jより小さなK個を,前記第1論理値の場合

には前記Kより小さなM個を前記画素データを出力するデータ出力チャンネルとし

て選択する」との発明特定事項を省き,かつ,「前記画素データの供給される前記

データ出力チャンネルの数は,I個,J個,K個,M個の間で変更可能とされた」

との発明特定事項を省いたものである。

そうすると,補正前発明と引用発明1とを比較すると,両者は検討済みの相違点

1においてのみ相違し,その余の点で一致する。

したがって,補正前発明は,引用発明1及び上記周知技術に基づいて当業者が容

易に発明をすることができたものである。





第3 原告主張の審決取消事由

審決には,@補正発明と引用発明1との構成要素の対応関係の誤り,及び,A相

違点1についての判断の誤りがあり,いずれも審決の結論に影響するから,審決は

取り消されるべきである。

1 取消事由1(補正発明と引用発明1との構成要素の対応関係の誤り)

引用発明1では,画像データは図面上シフトレジスタ1で左から右へと順次シフ

トしていくが,補正発明ではサンプリングスタートパルスがシフトするにすぎず,

画像データ自体はシフトしていない。すなわち,引用発明1のラッチはシフトレジ

スタのデータをパラレルに同時に読み込むものであるのに対し,補正発明のラッチ

部はデータをシリアルに順次クロックに応じサンプリング信号によって読み込むも

のであるから,補正発明の「ラッチ部」と対比すべきは引用発明1の「シフトレジ

スタ1」である。したがって,審決の認定には誤りがある。

この点につき,被告は機能と役割の共通性に基づき,引用発明1の「シフトレジ

スタ1」と補正発明の「シフトレジスタ部」とを対応させ,引用発明1の「ラッチ

回路2」と補正発明の「ラッチ回路」とを対応させている。しかし,引用発明1の

「ラッチ回路2」と補正発明の「シフトレジスタ部」とは,それぞれの機能におい

て相違し,対比されるべきではない。

また,被告が予備的に主張するように,ラッチ部が2段である構成が仮に周知で

あったとしても,必ずしも,当該構成を引用発明1に適用することが容易想到であ

るとは限らない。例えば,被告が周知技術であると指摘した特開平11−1934

737号公報(乙2)における記載箇所は64階調表を行うためのものであって,

1ビットデータ(直列ビットデータ)をシフトする引用発明1とは異なる。したが

って,乙2を引用発明1に適用することは必ずしも容易ではない。

2 取消事由2(相違点1についての判断の誤り)

(1) 甲6の認定の誤り

甲6に記載の発明において,シフトレジスタの信号Q1〜Q182はサンプリングス





イッチ63のオンオフを制御するにすぎず,サンプルホールド回路64はアナログ

信号をサンプルホールドするものである。すなわち,サンプルホールド回路64は

画素データ,若しくは直列ビットデータをラッチするものではない。審決は甲6に

関し,「三原色のデータ(「画素データ」に相当)をシフトレジスタ61からの信

号(「サンプリング信号」に相当)によりオンオフされるサンプリングスイッチ6

3とサンプルホールド回路64(「ラッチ部」に相当)として記載され」と認定し

ているが,甲6のシフトレジスタ61に接続されたサンプルホールド回路はアナロ

グ信号をサンプルホールドするものであって,「画素データをラッチするラッチ部」

ではない。したがって,甲6に関する審決の認定「サンプリングスイッチ63とサ

ンプルホールド回路64(「ラッチ部」に相当)」には誤りがある。

(2) 周知技術であるとの認定は誤りであること

審決のした甲6の認定に誤りがあり,相違点1が周知であるとの認定も誤りであ

る。

(3) 引用発明1と甲6に記載の周知技術とを組み合わせる動機付けが存在しな

いこと

被告は,「すなわち,甲6に記載の周知技術におけるアナログドライバIC60

がカスケードに接続された構成では・・・甲6に記載の周知技術の『シフトデータ

入力信号SI』は,補正発明の『ソーススタートパルス』に相当し,甲6に記載の

周知技術の『シフトレジスタ61から出力される信号』である『シフトデータ出力

信号SO』及び『シフトデータ』は,補正発明の『サンプリング信号』に相当する

ものである。」,「引用発明1に上記周知技術を適用する際に,前段のシフトレジ

スタ1から次段のシフトレジスタ1に転送される信号が,甲6に記載の周知技術

おいてかかる役割を有し,同じように,前段のシフトレジスタ61から次段のシフ

トレジスタ61に転送される信号である,シフトデータ出力信号SO,すなわち,

サンプリング信号となることは,至極当然のことである。」と主張する。

しかし,甲6の「シフトデータ入力信号SI」はサンプリングスイッチ63をオ





ンオフするためのシフトレジスタ61に入力されるものであって,複数ビットから

なり直接に液晶駆動用信号として用いられる引用発明1の「直列ビットデータ」と

は異なる。また,上記のとおり,甲6のシフトレジスタ61に接続されたサンプル

ホールド回路はアナログ信号をサンプルホールドするものであって,「画素データ

をラッチするラッチ部」ではない。甲6におけるシフトレジスタ61は引用発明の

シフトレジスタ1とはそれぞれの使用目的および作用効果においてまったく異な

る。したがって,甲6に記載の周知技術を引用発明1に適用することの動機付けは

存在しない。

なお,本件において甲6の認定には誤りがあり,相違点1が慣用技術であるとは

いえない。

(4) 効果の看過について

構成上の相違から,引用発明1に対し補正発明では以下の固有な利点も有してい

る。引用発明1では,補正発明に記載された「前記選択部は,第1及び第2のチャ

ネル選択信号に応答して前記シフトレジスタ部から次のデータ駆動集積回路へ前記

サンプリング信号が供給し」を開示していない。

すなわち,補正発明の選択部130は,チャンネル選択信号(P1,P2)に応

答してシフトレジスタ134にチャンネル制御信号(CS1〜CS4)を出力し,

データ信号を出力しようとするチャンネルだけ全チャンネルから選択するものであ

る。補正発明の図9を参照すると,例えば,P1=0で,P2=1である場合,選

択部130は,CS2をチャンネル制御信号として出力し,シフトレジスタ134

のSR618を制御するようになる。すなわち,SR1〜SR618まではチャン

ネルを選択するために駆動されるが,SR619〜SR642までは駆動されない。

一方,引用発明1の場合,シフト段数選択回路3は,補正発明のようにチャンネ

ルを選択するための選択信号をシフトレジスタ1,21に出力するのではなく,選

択しようとするフリップフロップ(FF72)から直列ビットデータを読み出し,最

後のフリップフロップ(FF80)の直列ビットデータを読み出して出力選択信号(S





ELECT1,SELECT2)とAND及びORで組み合わせた後,最終的なデ

ータ出力端子(OUT)に直列ビットデータが出力される。すなわち,チャンネル

の選択有無とは関係なく,シフトレジスタ1のフリップフロップの全て(FF1〜

FF80)はクロックCLの印加により,全て駆動される。換言すると,クロックC

L毎に全てのフリップフロップが動作している。引用発明1の[0015]を参照

して詳細に説明すると,出力選択信号1(SELECT1)がHレベルで,出力選

択信号2(SELECT2)がLレベルであると,シフト段数選択回路3のAND

(4)ロジック回路にはフリップフロップ72(FF72)の出力値(例えば”0”)

と出力選択信号(H=”1”)が入力され,最終的にOR(6)論理回路の入力端

子に”0”を出力する。また,シフト段数選択回路3のAND(5)ロジック回路

には,フリップフロップ80(FF80)の出力値(例えば”1”)と出力選択信号

2(L=”0”)が入力され,最終的にOR(6)論理回路の入力端子に”0”を

出力する。結局,OR(6)論理回路の入力端子に全て”0”が入力されるので,

データ出力端子(OUT)には”0”が出力される。

したがって,上述したように,引用発明1の場合は,チャンネル選択信号(SE

LECT1,SELECT2)とは関係なく,シフトレジスタ1,21の全てのフ

リップフロップが駆動されるが,補正発明の場合,チャンネル制御信号(CS1〜

CS4)によってシフトレジスタ134の一部のみが駆動される。これは,シフト

レジスタ134のみに影響を与えるのではなく,シフトレジスタとワンチップIC

内に構成されて以後に駆動されるラッチ部136,DAC部138,出力バッファ

部146もチャンネル制御信号(CS1〜CS4)によって一部のみが駆動される。

このような補正発明と引用発明1との相違点は,データドライバーの消費電力に

莫大な影響を及ぼすようになる。また,消費電力の増加からデータドライバーの発

熱が生じ,駆動エラーを誘発する原因となる。

この作用効果は特許請求の範囲には直接に記載していないが,特許請求の範囲

記載から必然的に導かれるものであって,進歩性判断において参酌されるべきであ





る。



第4 被告の反論

1 取消事由1(補正発明と引用発明1との構成要素の対応関係の誤り)に対し



(1) 補正発明に係るデータ駆動集積回路はシフトレジスタ部及びラッチ部を備

え,引用発明1に係る液晶駆動用ICはシフトレジスタ1及びラッチ回路2をそれ

ぞれ備えているところ,両者を対比・判断するにあたっては,補正発明のデータ駆

動集積回路におけるシフトレジスタ部及びラッチ部の機能・役割と,引用発明1の

液晶駆動用ICにおけるシフトレジスタ1とラッチ回路2の機能・役割をそれぞれ

考慮して行うことが必要である。

機能について検討すると,シフトレジスタとは,レジスタにセットされている内

容を,指定されたけた数だけ左または右にけた移動させる機能をもっている装置を

いい,補正発明の「シフトレジスタ部」と,引用発明1の「シフトレジスタ1」と

は共に,データのけた移動機能を有している。また,ラッチとは,ディジタル回路

において,ある時刻の信号の状態を一時的に保持,記憶するような動作あるいは機

構をいい,補正発明の「ラッチ部」と,引用発明1の「ラッチ回路2」とは共に,

データの保持機能を有している。

役割について検討すると,引用発明1の「液晶駆動用IC」において,引用発明

1の「シフトレジスタ1」と「ラッチ回路2」の回路は,いずれも,デジタルデー

タであるビットデータを扱い,「ラッチ回路2」の出力を受けるレベルシフタ23

が,デジタルデータであるビットデータを,実際の液晶に印加されるアナログデー

タに変換し,その後段の液晶駆動回路24では,該アナログデータとして扱うもの

である。また,補正発明の「データ駆動集積回路」においても,引用発明1と同様

に,補正発明の「シフトレジスタ部」及び「ラッチ部」は,協働して,デジタルデ

ータである画素データを扱い,「ラッチ部」からの画素データを受けるDAC部(1





38)が,デジタルデータである画素データを,アナログデータである画素電圧信

号に変換し,その後段の出力バッファ(146)では,該アナログデータである画

素電圧信号を扱うものである。

したがって,両者を対比する上で,データ駆動集積回路(引用発明1の「液晶駆

動用IC」 内における,
) 画素データ1ライン分のうち当該データ駆動集積回路(引

用発明1の「液晶駆動用IC」)に割り当てられた画素数分の画素データの扱いに

関して,

@ 画素データをデジタルデータとして扱う部分と,

A その後段の,デジタルデータである画素データがアナログデータである画素

電圧信号に変換され,該アナログデータである画素電圧信号を扱う部分

という,データ駆動集積回路(引用発明の「液晶駆動用IC」)内での@とAの各

部分における役割分担に着目して,データ駆動集積回路(引用発明1の「液晶駆動

用IC」)内で画素データをデジタルデータとして扱う@の部分どうしを共通部分

として把握することは,妥当である。

そして,かかる機能と役割の共通性の認識のもとに,引用発明1の「シフトレジ

スタ1」と補正発明の「シフトレジスタ部」との,シフトレジスタとしてのけた移

動機能を共通部分とし,また,引用発明1の「ラッチ回路2」と補正発明の「ラッ

チ部」との,ラッチとしてのデータ保持機能を共通部分として,一致点を認定した

のであるから,引用発明1の「シフトレジスタ1」が補正発明の「シフトレジスタ

部」に対応し,引用発明1の「ラッチ回路2」が補正発明の「ラッチ部」に対応す

るとした,審決の認定に誤りはない。

(2) 予備的に,原告の主張のとおりに,引用発明1の「シフトレジスタ1」が,

補正発明の「シフトレジスタ部」と「ラッチ部」とを合わせたものに対応している

とした場合に審決の結論に影響があるか否かについて,検討すると,「液晶表示装

置の駆動制御」の技術分野において,液晶表示装置のデータ駆動集積回路として,

デジタルデータである画素データを扱う回路部分を,前記「サンプリング信号を順





次供給するシフトレジスタ部であって,前記サンプリング信号は,ソースサンプリ

ングクロック信号に応答してタイミングコントローラから供給されるソーススター

トパルスを順次シフトすることにより発生するシフトレジスタ部と,前記シフトレ

ジスタ部から前記サンプリング信号に応答して画素データをラッチするための第1

のラッチ部であって,前記画素データは前記タイミングコントローラから供給され

る第1のラッチ部と,前記第1のラッチ部から所定の信号に応答して画素データを

ラッチするための第2のラッチ部」とした構成は,周知である。

よって,引用発明1の「シフトレジスタ1」が,補正発明の「シフトレジスタ部」

と「ラッチ部」とを合わせたものに対応しているとして,引用発明1の「シフトレ

ジスタ1」に対して,上記周知技術を適用し,該適用後の回路構成において,ラッ

チ部が2段(第1のラッチ部,第2のラッチ部)となったとしても,データ駆動集

積回路においてデジタルデータである画素データを扱う機能を果たす回路部分とし

て,かかる回路構成も,周知の構成である。

したがって,引用発明1の「シフトレジスタ1」が,補正発明の「シフトレジス

タ部」と「ラッチ部」とを合わせたものに対応しているとしても,シフトレジスタ

部及びラッチ部に係る相違点は,依然として容易想到であるから,審決の結論に影

響を及ぼすものではない。

(3) したがって,補正発明と引用発明1との構成要素の対応関係についての原

告の主張は失当である。

2 取消事由2(相違点1についての判断の誤り)に対して

(1) 同種の回路を直列に接続して,前段の回路からの信号を次段の回路に順次

転送するような接続のことを,カスケード接続という。

補正発明において,かかるカスケード接続されたデータ側駆動集積回路で,前段

のデータ側駆動集積回路から次段の駆動回路に順次転送する信号として,サンプリ

ング信号とすることの技術的意義を検討すると,これに関連する本願の発明の詳細

な説明の記載には,前段のシフトレジスタ部から次段のシフトレジスタ部に転送す





る信号をサンプリング信号とすることについて,格別の技術的意義はなんら記載さ

れていない。

また,「液晶表示装置の駆動制御」の技術分野において,各データ側駆動集積回

路が,サンプリング信号を順次供給するシフトレジスタ部であって,前記サンプリ

ング信号は,ソースサンプリングクロック信号に応答してタイミングコントローラ

から供給されるソーススタートパルスを順次シフトすることにより発生するシフト

レジスタ部と,前記シフトレジスタ部から前記サンプリング信号に応答して画素デ

ータをラッチするためのラッチ部であって,前記画素データは前記タイミングコン

トローラから供給されるラッチ部とを含み,各データ駆動集積回路がカスケード接

続された構成において,前段のシフトレジスタ部から次段のシフトレジスタ部へ転

送する信号を,サンプリング信号とすることは,周知の事項である。

すなわち,甲6に記載の周知技術におけるアナログドライバIC60がカスケー

ドに接続された構成では,前段のシフトレジスタ61から次段のシフトレジスタ6

1に転送される信号は,シフトデータ出力信号SOである。ここで,甲6に記載の

周知技術において,シフトレジスタ61を構成する各フリップフロップFFから出

力されるシフトデータは,クロック信号CLK毎に次段のフリップフロップFFに

出力されると共に,外部に信号Q1〜Q162として出力され,サンプルホールド回路

64のサンプリングスイッチ63のオンオフを制御するから,甲6に記載の周知技

術の「シフトデータ入力信号SI」は,補正発明の「ソーススタートパルス」に相

当し,甲6に記載の周知技術の「シフトレジスタ61から出力される信号」である

「シフトデータ出力信号SO」及び「シフトデータ」は,補正発明の「サンプリン

グ信号」に相当するものである。なお,乙2にも,前段のシフトレジスタから次段

のシフトレジスタに転送される信号がサンプリング信号であることが記載されてい

る。

したがって,カスケード接続されたデータ側駆動集積回路で,前段のデータ側駆

動集積回路から次段のデータ側駆動集積回路に順次転送する信号を,サンプリング





信号とすることは,周知の事項であって,格別の技術的意義を有しないものである。

(2) 共に,カスケード接続されたデータ側駆動集積回路を持つ引用発明1及び

上記周知技術において,前段のデータ側駆動集積回路から次段のデータ側駆動集積

回路に順次転送される信号及びその役割について検討する。

引用発明1の液晶駆動用ICが縦列接続(「カスケード接続」と同義)された構

成において,前段のシフトレジスタ1から次段のシフトレジスタ1に順次転送され

る信号は,直列ビットデータであって,この信号は,次段のシフトレジスタ1がシ

フト動作を開始し,かつ,液晶駆動用ICが直列ビットデータの取り込みを開始す

るタイミングを規定している。

一方,甲6に記載の周知技術においては,上記したとおり,アナログドライバI

C60がカスケードに接続された構成で,前段のシフトレジスタ61から次段のシ

フトレジスタ61に転送される信号は,シフトデータ出力信号SO(補正発明の「サ

ンプリング信号」)であって,この信号によって,次段のシフトレジスタ61がシ

フト動作を開始し,かつ,アナログドライバIC60が3原色のデータの取り込み

を開始するタイミングが規定されている。

したがって,引用発明1及び上記周知技術において,前段のシフトレジスタ(引

用発明1の「シフトレジスタ1」 甲6に記載の周知技術
, 「シフトレジスタ61」)

から,次段のシフトレジスタに転送する信号には,その役割として,時系列で順次

転送されてくる画素データ(引用発明1の「直列ビットデータ」,甲6に記載の周

知技術の「3原色のデータ」)に関連して,データ側駆動集積回路(引用発明1の

「液晶駆動用IC」,甲6に記載の周知技術の「アナログドライバIC」)内のシ

フトレジスタがシフト動作を開始し,データ側駆動集積回路が画素データの取り込

みを開始するタイミングを規定する信号の役割があるところ,引用発明1に上記周

知技術を適用する際に,前段のシフトレジスタ1から次段のシフトレジスタ1に転

送される信号が,甲6に記載の周知技術においてかかる役割を有し,同じように,

前段のシフトレジスタ61から次段のシフトレジスタ61に転送される信号であ





る,シフトデータ出力信号SO,すなわち,サンプリング信号となることは,至極

当然のことである。

以上のとおり,引用発明1に上記周知技術を適用した発明において,前段のシフ

トレジスタ部から次段のシフトレジスタ部に転送する信号は,必然的に,サンプリ

ング信号となるものであるから,審決の相違点1の判断に誤りはない。

(3) 効果の看過について

ア 原告が主張する,ビット数の多い画素データを扱っても回路規模が大幅

に増大しないこと,及び,一定の信号であるソーススタートパルス(SSP)をシ

フトするので消費電力,速度の面で有利であるとの効果は,それぞれ,上記周知技

術において,画素データ1画素分を保持する一単位の回路部分が,ラッチ部内でま

とまっていること,また,転送される信号がソーススタートパルスであることによ

って生じる効果であって,上記周知技術のシフトレジスタ部とラッチ部の構成自体

が備えている効果である。

したがって,原告が主張する,ビット数の多い画素データを扱っても回路規模が

大幅に増大しないこと,及び,一定の信号であるソーススタートパルス(SSP)

をシフトするので消費電力,速度の面で有利であるとの効果は,いずれも,引用発

明1に上記周知技術を適用すれば,必然的に奏する作用効果に過ぎないことから,

審決の「補正発明によってもたらされる効果は,引用発明1,引用発明2,並びに,

上記周知技術及び上記周知・慣用の技術から想定することができない格別のものと

認めることもできない。」との判断に誤りはない。

補正発明は,シフトレジスタ部に関して,「サンプリング信号を順次供給するシ

フトレジスタ部であって,前記サンプリング信号は,ソースサンプリングクロック

信号に応答してタイミングコントローラから供給されるソーススタートパルスを順

次シフトすることにより発生するシフトレジスタ部」と特定しているにとどまり,

シフトレジスタ部から次のデータ駆動集積回路へサンプリング信号を供給した後

の,シフトレジスタ部の動作に関しては,何ら特定していない。したがって,原告





の主張は,特許請求の範囲の記載に基づいたものではないから,失当である。

イ シフトレジスタ部の動作に関して,発明の詳細な説明の記載を参酌して

検討すると,補正発明は,「前記選択部は,第1及び第2のチャネル選択信号に応

答して前記シフトレジスタ部から次のデータ駆動集積回路へ前記サンプリング信号

を供給し」というものであり,補正発明において,前段に接続されたシフトレジス

タ部から次段のデータ駆動集積回路へサンプリング信号を供給する回路は,選択部

である。

一方,発明の詳細な説明には,前段に接続されたシフトレジスタ部から次段のデ

ータ駆動集積回路へサンプリング信号を供給する回路に関して,第1実施例として,

前段に接続されたシフト・レジスタ部(134)(補正発明の「シフトレジスタ部」

に対応。以下同様)から次段のデータIC(116)(「データ駆動集積回路」)

へ出力信号(キャリ信号)(「サンプリング信号」)を供給する回路が,シフト・

レジスタ部(134)であるものが記載されている。そして,第1実施例のデータ

IC(116)のシフト・レジスタ部(134)においては,次段のデータIC(1

16)へ出力信号(キャリ信号)を供給するシフト・レジスタ(SR)の後段に接

続されたシフト・レジスタ(SR)(例えば,段落【0083】の記載における「第

601乃至第642シフト・レジスタ(SR601乃至SR642)」)は,サン

プリング信号を出力していない。また,第2実施例として,前段に接続されたシフ

ト・レジスタ部(184)(「シフトレジスタ部」)から次段のデータIC(11

6)(「データ駆動集積回路」)へ出力信号,または,キャリ信号(Carry)

(「サンプリング信号」)を供給する回路が,チャンネル選択部(180)(「選

択部」)であるものが記載されている。そして,第2実施例のデータIC(116)

のシフト・レジスタ部(184)においては,次段のデータIC(116)へ出力

信号,又は,キャリ信号(Carry)を供給するシフト・レジスタ(SR)の後

段に接続されたシフト・レジスタ(SR)(例えば,段落【0101】の記載にお

ける「第601乃至第642シフト・レジスタ(SR601乃至SR642)」)





も,サンプリング信号を出力している。これらのシフト・レジスタ(SR)の出力

は,最終的にはデータライン(DL)に接続されないため,液晶パネル(102)

への影響はない。

よって,補正発明において,前段に接続されたシフトレジスタ部から次段のデー

タ駆動集積回路へサンプリング信号を供給する回路は選択部であるから,かかる補

正発明に対応する,発明の詳細な説明に記載された実施例は,前段に接続されたシ

フト・レジスタ部(184)(「シフトレジスタ部」)から次段のデータIC(1

16)(「データ駆動集積回路」)へ出力信号,又は,キャリ信号(Carry)

(「サンプリング信号」)を供給する回路がチャンネル選択部(180)(「選択

部」)となっている,第2実施例の方である。そして,第2実施例においては,シ

フト・レジスタ部(184)内の642段の各シフト・レジスタ(SR)は,次段

のデータIC(116)へ出力信号,または,キャリ信号(Carry)を供給す

るシフト・レジスタ(SR)の後段に接続されたシフト・レジスタ(SR)も含め

て,すべてのシフト・レジスタ(SR)が動作しているものである。

すなわち,発明の詳細な説明には,補正発明に係るシフトレジスタ部の動作につ

いて,シフトレジスタ部内の各シフトレジスタ(SR)がすべて動作するもののみ

が開示されている。したがって,原告の主張は,発明の詳細な説明の記載にも基づ

かないものであるから,失当である。



第5 当裁判所の判断

1 本願明細書(甲1)によれば,補正発明は,作業性の向上及び製造費用を節

減することができるようにしたデータ駆動集積回路及びその駆動方法と,それを利

用した液晶表示装置及びその駆動方法を提供すること,また,液晶パネルの解像図

につれてデータ集積回路の出力チャンネルを制御することができるようにしたデー

タ駆動集積回路及びその駆動方法と,それを利用した液晶表示装置及びその駆動方

法を提供すること(【0020】)を目的とし,この目的を達成するために,デー





タ駆動集積回路は多数の出力チャンネルと,前記表示装置の解像度に沿って前記デ

ータラインの数に対応して前記画素データを供給するデータ出力チャンネルを前記

多数の出力チャンネルから選択する選択部を具備して,他の出力チャンネルには画

素データが供給されないことを特徴とするものであり(【0021】),そのため

に,審決認定の要旨に係る構成を採用し,チャンネル選択信号を利用して液晶パネ

ルの解像図につれてデータ集積回路のチャンネルを変更することで一種類のデータ

集積回路を利用して液晶パネルのすべての解像図を駆動させることができるように

なり,また,液晶パネルの解像図に関係なく,データ集積回路を共通に使用するこ

とでデータ集積回路の個数を減少させることができ,結果的に,本発明の液晶表示

装置は作業性の向上及び製造費用を節減することができるという作用効果を奏する

(【0124 】)ものと認められる。

2 取消事由1(補正発明と引用発明1との構成要素の対応関係の誤り)につい



(1) 審決における補正発明と引用発明1との対比

審決は,補正発明と引用発明1(出願人はローム株式会社,出願日は平成4年 7

月27日)とを次のように対比して,一致点及び相違点を認定した。
(3−1)

・・・・・・

よって,引用発明1の「パネルを駆動することができる液晶駆動用IC」は,補正発明の「表示

装置の多数のデータラインに接続されたデータ駆動集積回路」に相当し,以下同様に,「パネル」

は「表示装置」に,「Y1 端子……Y80 端子」は「N個のデータ出力チャンネル」のN=80の場合

に,「直列ビットデータ」は「画素データ」に相当する。また,引用発明1の「シフトクロック」

と補正発明の「ソースサンプリングクロック信号」とは,共に「クロック信号」である点で共通す

る。

・・・・・・

(3−3)





(3−1)の相当関係から,引用発明1の「直列ビットデータ」は補正発明の「画素データ」に

相当し,引用発明1の「シフトクロック」と補正発明の「ソースサンプリングクロック信号」とは,

共に「クロック信号」である点で共通するから,引用発明1の「シフトクロックに同期して直列ビ

ットデータを順次に記憶するシフトレジスタ1」と,補正発明の「ソースサンプリングクロック信

号に応答してソーススタートパルスを順次シフトするシフトレジスタ部」とは,共に,「クロック

信号に応答して所定の信号をシフトするシフトレジスタ部」である点で共通する。

(3−4)

引用発明1において,「ラッチ回路2」は,シフトレジスタ1が記憶する80ビットデータを取

り込むものであるが,シフトレジスタ1に記憶されたビットデータは,直列ビットデータである。

そして,(3−1)の相当関係から,引用発明1の「直列ビットデータ」は補正発明の「画素デ

ータ」に相当するから,引用発明1の「直列ビットデータを取り込むラッチ回路2」と,補正発明

の「画素データをラッチするラッチ部」とは,共に,「画素データをラッチするラッチ部」である

点で共通する。

・・・・・・

(2) 審決における相違点1の認定についての検討

ア 補正発明の「シフトレジスタ部」と引用発明1の「シフトレジスタ1」

補正発明は「サンプリング信号を順次供給するシフトレジスタ部であって,前記

サンプリング信号は,ソースサンプリングクロック信号に応答してタイミングコン

トローラから供給されるソーススタートパルスを順次シフトすることにより発生す

るシフトレジスタ部」を,引用発明1は「80個のフリップフロップFF1〜FF80

からなるシフトレジスタ1であって,入力端子INへの直列ビットデータをCLK

端子へのシフトクロックに同期してフリップフロップFF1〜FF80 に順次に記憶す

るシフトレジスタ1」をそれぞれ備えている。そして,補正発明の「シフトレジス

タ部」と引用発明1の「シフトレジスタ1」は,いずれも,ディジタル信号のけた

移動動作,すなわちシフト動作をするもので,補正発明の「シフトレジスタ部」は

「ソースサンプリングクロック信号」に応答してシフト動作し,引用発明1の「シ





フトレジスタ1」は「シフトクロック」に同期してシフト動作することは明らかで

ある。

そうすると,補正発明の「シフトレジスタ部」と引用発明1の「シフトレジスタ

1」が,「クロック信号に応答して所定の信号をシフトするシフトレジスタ部」で

ある点で共通することは明らかであり,審決の認定に誤りはない。

イ 補正発明の「ラッチ部」と引用発明1の「ラッチ回路2」

補正発明は「前記シフトレジスタ部から前記サンプリング信号に応答して前記画

素データをラッチするためのラッチ部であって,前記画素データは前記タイミング

コントローラから供給されるラッチ部」を,引用発明1は「前記シフトレジスタ1

が記憶する80ビットデータを取り込むラッチ回路2であって,前記シフトレジス

タ1中の72,もしくは,80ビットデータを記憶するラッチ回路2」をそれぞれ

備えている。そして,引用発明1の「ラッチ回路2」に取り込まれる「前記シフト

レジスタ1が記憶する80ビットデータ」が,「シフトレジスタ1」の「フリップ

フロップFF1〜FF80」に順次に記憶する「直列ビットデータ」であることは明ら

かであり,引用発明1の「直列ビットデータ」は,補正発明の「画素データ」に相

当する。

そうすると,補正発明の上記「ラッチ部」と引用発明1の上記「ラッチ回路2」

が,「画素データをラッチするラッチ部」である点で共通することは明らかであり,

審決の認定に誤りはない。

ウ 審決における相違点1の認定について

上記ア及びイで検討したとおり,審決は,補正発明の「シフトレジスタ部」と引

用発明1の「シフトレジスタ1」については,シフトレジスタ装置が有する当然の

機能である,クロック信号に応じたシフト動作をする点で両者が共通すると認定す

るにとどまり,原告が主張するように,引用発明1の「シフトレジスタ1」が補正

発明の「シフトレジスタ部」に相当するとは認定していない。

また,審決は,本件補正発明の「ラッチ部」と引用発明1の「ラッチ回路2」に





ついても,ラッチが当然に有するデータ保持機能を備え,保持されるデータが「画

素データ」である点で両者が共通すると認定するにとどまり,原告が主張するよう

に,引用発明1の「ラッチ回路2」が本件補正発明の「ラッチ部」に相当するとは

認定していない。

そして,審決は,補正発明と引用発明1との相違点1について,「シフトレジス

タ部とラッチ部に関し,補正発明では『サンプリング信号を順次供給するシフトレ

ジスタ部であって,前記サンプリング信号は,ソースサンプリングクロック信号に

応答してタイミングコントローラから供給されるソーススタートパルスを順次シフ

トすることにより発生するシフトレジスタ部』と『シフトレジスタ部からサンプリ

ング信号に応答して画素データをラッチするためのラッチ部であって,前記画素デ

ータはタイミングコントローラから供給されるラッチ部』であるのに対し,引用発

明1では『80個のフリップフロップFF1〜FF80 からなるシフトレジスタ1であ

って,入力端子INへの直列ビットデータをCLK端子へのシフトクロックに同期

してフリップフロップFF1〜FF80 に順次に記憶するシフトレジスタ1』と『シフ

トレジスタ1が記憶する80ビットデータを取り込むラッチ回路2であって,前記

シフトレジスタ1中の72,もしくは,80ビットデータを記憶するラッチ回路2』

である点」で相違し,また,「これに付随して,シフトレジスタ部から次のデータ

駆動集積回路に供給される信号に関し,補正発明では『サンプリング信号』である

のに対し,引用発明1では『ビットデータ』である点」で相違すると認定したもの

である。

そうすると,補正発明の「シフトレジスタ部」及び「ラッチ部」それぞれにおけ

る信号処理と,引用発明1の「シフトレジスタ1」及び「ラッチ回路2」それぞれ

における信号処理との相違は,審決における相違点1の認定に含まれていることは

明らかである。

以上によれば,審決は,引用発明1の「シフトレジスタ1」と引用発明1の「シ

フトレジスタ1」とは,「クロック信号に応答して所定の信号をシフトするシフト





レジスタ部」である点で共通し,補正発明の「ラッチ部」と引用発明1の「ラッチ

回路2」とは,「画素データをラッチするラッチ部」である点で共通すると認定す

るにとどめ,そのうえで,補正発明の「シフトレジスタ部」及び「ラッチ部」それ

ぞれにおける信号処理と,引用発明1の「シフトレジスタ1」及び「ラッチ回路2」

それぞれにおける信号処理との相違を,相違点1で認定したものであるから,審決

における相違点1の認定に誤りはない。

エ 原告の主張について

原告は,補正発明の「シフトレジスタ部」及び「ラッチ部」と,引用発明1の「シ

フトレジスタ1」及び「ラッチ回路2」とは,「補正発明は引用発明1のデータシ

フトレジスタ1を,サンプリングスタートパルスシフトレジスタとラッチ136の

2つで構成している」点,及び「引用発明1のラッチはシフトレジスタのデータを

パラレルに同時に読み込むものであり,一方補正発明のラッチはデータをシリアル

に順次クロックに応じサンプリング信号によって読み込むものであるから,むしろ

引用発明1のデータシフトレジスタ1に対応している」点で相違するから,審決の

相違点1の認定には誤りがあると主張する。

しかし,原告が主張する,補正発明の「シフトレジスタ部」及び「ラッチ部」と,

引用発明1の「シフトレジスタ1」及び「ラッチ回路2」との上記の相違は,補正

発明の「シフトレジスタ部」及び「ラッチ部」それぞれにおける信号処理と,引用

発明1の「シフトレジスタ1」及び「ラッチ回路2」それぞれにおける信号処理と

の相違によるものである。そして,審決は,補正発明の「シフトレジスタ部」及び

「ラッチ部」それぞれにおける信号処理と,引用発明1の「シフトレジスタ1」及

び「ラッチ回路2」それぞれにおける信号処理との相違を,相違点1で認定してい

る。

したがって,原告の主張は採用できない。

(3) 小括

以上によれば,審決における相違点1の認定に誤りはない。





3 取消事由2(相違点1についての判断の誤り)について

(1) 「サンプリングパルス」を次のシフトレジスタに転送する点について

ア 引用発明1は,パネルを駆動することができる液晶駆動用ICにおいて,

80個のフリップフロップFF1〜FF80 からなる「シフトレジスタ1」において,

その「入力端子IN」への「直列ビットデータ」(補正発明の「画素データ」に相

当)を,上記「シフトレジスタ1」の「CLK端子」へのシフトクロックに同期し

てフリップフロップFF1〜FF80 に順次に記憶させることにより,上記「直列ビッ

トデータ」から上記パネルの画素毎のデータを抽出し,上記「シフトレジスタ1」

で抽出した画素毎のデータを「ラッチ回路2」に取り込むものである。

そして,液晶表示装置において,「サンプリング信号を順次供給するシフトレジ

スタ部であって,前記サンプリング信号は,ソースサンプリングクロック信号に応

答してタイミングコントローラから供給されるソーススタートパルスを順次シフト

することにより発生するシフトレジスタ部」と,「前記シフトレジスタ部から前記

サンプリング信号に応答して画素データをラッチするためのラッチ部であって,前

記画素データは前記タイミングコントローラから供給されるラッチ部」とにより,

上記「画素データ」から上記液晶表示装置における画素毎のデータを抽出すること

は,審決が挙げた甲6〜甲8にみられるように,周知技術であると認めることがで

きる。

ここで,引用発明1の「液晶駆動用IC」と上記周知技術とは,液晶表示装置に

おいて,データライン毎にシリアルに出力された画素データを,シフトレジスタ及

びラッチを用いて,データラインに対してパラレルに出力可能なようにシリアル−

パラレル変換するという,技術分野及び機能において一致するから,引用発明1に

上記周知技術を適用する動機付けの存在に問題はない。

そうすると,引用発明1の「液晶駆動用IC」において,上記「直列ビットデー

タ」から上記パネルの画素毎のデータを抽出するための構成として,上記「直列ビ

ットデータ」を上記「シフトクロック」に同期してシフトさせる上記「シフトレジ





スタ1」と,上記「シフトレジスタ1」で抽出した画素毎のデータを取り込む上記

「ラッチ回路2」とを用いることに代えて,「サンプリング信号を順次供給するシ

フトレジスタ部であって,前記サンプリング信号は,ソースサンプリングクロック

信号に応答してタイミングコントローラから供給されるソーススタートパルスを順

次シフトすることにより発生するシフトレジスタ部」と,「前記シフトレジスタ部

から前記サンプリング信号に応答して画素データをラッチするためのラッチ部であ

って,前記画素データは前記タイミングコントローラから供給されるラッチ部」と

を用いることは,液晶表示装置の分野における上記周知技術を適用することにより,

当業者が容易に想到し得たものということができる。

イ ところで,引用発明1は,「シフト段数選択回路3」が,「80出力選

択信号 SELECT2」及び「72出力選択信号 SELECT1」に応じて,上記「シフトレジ

スタ1」を構成する「80段目のフリップフロップFF80」及び「72段目のフリ

ップフロップFF72」の一方から出力される「直列ビットデータ」を「出力端子O

UT」に導出し,これを次段の液晶駆動用ICに供給して,「1種類のICであら

ゆるドット数のパネルを駆動することができ,組み立て工数の削減や組み立てコス

トの低減を図ることができる。」という作用効果を奏するものである(甲4第4欄

【0015】,【0019】)。

そして,引用発明1に上記周知技術を適用することにより,引用発明1の「液晶

駆動用IC」では,「シフトレジスタ部」において「ソースサンプリングクロック

信号」に応答して「タイミングコントローラ」から供給される「ソーススタートパ

ルス」が順次シフトされて「サンプリング信号」が発生し,上記「直列ビットデー

タ」はシフトされない。さらに,甲6には,「シフトレジスタ61」に入力された

「シフトデータ入力信号SI」について,「シフトデータ入力信号SIはシフトレ

ジスタ61を通過した後はシフトデータ出力信号SOとなって次段のアナログドラ

イバIC60のシフトデータ入力信号SIとなる」ことが記載されている(2頁右

下欄11行〜15行,第6A,6B図)。





そうすると,引用発明1に上記周知技術を適用する際,上記「シフト段数選択回

路3」が,上記「80出力選択信号 SELECT2」及び上記「72出力選択信号 SELECT

1」に応じて,上記「ソーススタートパルス」が順次シフトされて発生する「サン

プリング信号」を,上記「出力端子OUT」に導出する構成とすることは,引用発

明1の上記の作用効果を奏するために,当業者が当然に行い得るものと認められる。

ウ 原告は,甲6記載の周知技術において,シフトレジスタの信号Q1〜Q1

はサンプリングスイッチ63のオンオフを制御するにすぎず,サンプルホールド
62


回路64はアナログ信号をサンプルホールドするもので,画素データ,若しくは直

列ビットデータをラッチするものではないから,甲6に記載の周知技術を引用発明

1に適用することの動機付けは存在しないと主張する。

しかし,甲6には,液晶表示パネルの駆動回路について,
「第6A図は従来の162ビットのシフトレジスタ61の構成を示すものであり,第6B図は従来

のアナログドライバIC60の内部構成を示すものである。シフトレジスタ61は162個のフリ

ップフロップFFから構成されており,D端子にシフトデータ入力信号Slが入力され,CLK端

子にクロック信号CLKが入力され,Q端子が次段のフリップフロップFFのD端子に接続される

ようになっている。そして,D端子に入力されたシフトデータは,クロック信号CLK毎に次段の

フリップフロップFFに出力されると共に,外部に信号Q1〜Q162として出力される。

一方,アナログドライバIC60には,クロック信号CLKに応じてシフトデータ入力信号SI

をシフトする第6A図のように構成されたシフトレジスタ61と,R(赤),G(緑),B(青)

の三原色のデータを伝えるデータライン62と,シフトレジスタ61からの信号によりオンオフさ

れるサンプリングスイッチ63と,サンプルホールド回路64と,バッファ65とが備えられてい

る。そして,シフトデータ入力信号SIはシフトレジスタ61を通過した後はシフトデータ出力信

号SOとなって次段のアナログドライバIC60のシフトデータ入力信号Slとなる。アナログド

ライバIC60の出力ビット数は3の倍数である方が都合が良いため,現在では162本の出力ビ

ット数を備えたアナログドライバIC60等が実用化されている。」(2頁左下欄12行〜右下欄

18行,第6A,6B図)





と記載され,液晶表示パネルの駆動回路において,「シフトレジスタ61」から信

号Q1〜Q162として出力される「シフトデータ入力信号SI」により「サンプリン

グスイッチ63」がオンオフされることで,「データライン62」に供給される三

原色のデータが「サンプリングホールド回路64」によりサンプリングされ,保持

されることが開示されている。そして,この保持される三原色のデータは,液晶表

示パネルを駆動する画素データであることは明らかである。

そうすると,甲6には,「シフトデータ入力信号SI(「ソーススタートパルス」

に相当)とクロック信号CLK(「ソースサンプリングクロック信号」に相当)が

入力され,クロック信号CLKに応じてシフトデータ入力信号SIをシフトするシ

フトレジスタ61(「シフトレジスタ部」に相当)と,三原色のデータ(「画素デ

ータ」に相当)をシフトレジスタ61からの信号(「サンプリング信号」に相当)

によりオンオフされるサンプリングスイッチ63とサンプルホールド回路64「ラ


ッチ部」に相当)」が記載されているとした審決の認定に誤りはなく,引用発明1

に甲6記載の周知技術を適用することの動機付けに問題はない。

以上から,原告の上記の主張は採用できない。

(2) 補正発明の効果について

原告は,補正発明は,引用発明1と比較して,ビット数の多い画素データを扱っ

ても回路規模が大幅に増大せず,一定の信号であるソーススタートパルス(SSP)

をシフトするので消費電力,速度の面で有利であるという作用効果を奏する点で相

違があると主張する。

しかし,原告が主張する上記の作用効果は,転送される信号が上記「ソーススタ

ートパルス」であることによって生じる効果であり,液晶表示装置において,「サ

ンプリング信号を順次供給するシフトレジスタ部であって,前記サンプリング信号

は,ソースサンプリングクロック信号に応答してタイミングコントローラから供給

されるソーススタートパルスを順次シフトすることにより発生するシフトレジスタ

部」を用いる,甲6〜甲8にみられるような周知技術を適用するに際しても,同様





の作用効果を奏することは,当業者が直ちに察知し得るものである。

そうすると,引用発明1の「液晶駆動用IC」において,上記「直列ビットデー

タ」から上記パネルの画素毎のデータを抽出するための構成として,上記周知技術

を適用する際に,原告が主張する上記の作用効果を奏することは,当業者が容易に

予測し得たものである。

また,原告が主張する,消費電力の増加によるデータドライバーの発熱と駆動エ

ラーの誘発が防止できるという,補正発明の奏する作用効果も,引用発明に上記周

知技術を適用する際に,当業者が容易に予測し得たものである。

(3) 小括

したがって,審決における相違点1の判断に誤りはない。



第6 結論

以上によれば,原告主張の取消事由にはいずれも理由がない。よって,原告の請

求を棄却することとして,主文のとおり判決する。



知的財産高等裁判所第2部




裁判長裁判官

塩 月 秀 平




裁判官

池 下 朗





裁判官

古 谷 健 二 郎