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関連審決 不服2007-2998
関連ワード 特許を受ける権利 /  承継 /  発明者 /  製造方法 /  進歩性(29条2項) /  容易に発明 /  相違点の認定 /  周知技術 /  技術的範囲 /  発明の詳細な説明 /  優先権 /  分割出願 /  優先日 /  技術的意義 /  置き換え /  容易に想到(容易想到性) /  実施 /  構成要件 /  拒絶査定 /  請求の範囲 / 
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事件 平成 22年 (行ケ) 10165号 審決取消請求事件
原告 富士電機システムズ株式会社
訴訟 代理 人弁 理士 阪本朗 松本洋一
被告 特許庁長官
指定代理人 近藤幸浩 相田義明 安田雅彦 廣瀬文雄 田村正明
裁判所 知的財産高等裁判所
判決言渡日 2011/02/15
権利種別 特許権
訴訟類型 行政訴訟
主文 原告の請求を棄却する。
訴訟費用は原告の負担とする。
事実及び理由
全容
第1原告が求めた判決特許庁が不服2007-2998号事件について平成22年4月5日にした審決を取り消す。
第2事案の概要本件訴訟は,特許出願拒絶査定を不服とする審判請求を成り立たないとした審決の取消訴訟である。争点は,補正の適否(補正後の本願発明の進歩性(容易想到性)の有無)である。
1特許庁における手続の経緯富士電機株式会社は,平成9年1月14日,優先日を平成8年1月22日,優先権主張国を日本として,名称を「半導体装置及びその製造方法」とする発明の特許出願をしたが(特願平9-4918号),平成13年4月6日,この特許出願から分割出願し(特願2001-109071号),平成13年7月16日,この特許出願から分割出願し(特願2001-215677号),平成15年4月17日,さらにこれから分割して本件出願とした(特願2003-112991号)。
富士電機デバイステクノロジー株式会社は,平成15年10月1日,会社分割を原因として,富士電機株式会社から本件出願に係る特許を受ける権利を承継し,同年11月7日,特許庁に対してこの旨の届出をし,平成18年11月28日,特許請求の範囲及び発明の詳細な説明の記載を改める旨補正し,その結果請求項の数は1となったが,拒絶査定を受けたので,平成19年1月25日,特許庁に対して不服審判請求をするとともに,発明の名称を「横型MOS半導体装置」に改め,特許請求の範囲及び発明の詳細な説明の記載を改める旨の本件補正をした。
原告は,平成21年10月1日,会社分割を原因として,富士電機デバイステクノロジー株式会社から本件出願に係る特許を受ける権利を承継し,同年11月12日,特許庁に対してこの旨の補正手続をした。
上記不服審判請求は,不服2007-2998号事件として係属したが,特許庁は,平成22年4月5日,「本件補正を却下する。」との決定とともに,「本件審判の請求は,成り立たない。」との審決をし,その謄本は平成22年4月20日に原告に送達された。
2本願発明の要旨本願発明は,高耐圧かつ大電流容量の半導体装置に関する発明であるが,本件補正前後の請求項の記載は次のとおりである。
【補正前の請求項1】「オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を半導体基板に有する半導体装置において,前記ドリフト領域は,並列接続した複数の第1導電型分割ドリフト経路域を持つ並行ドリフト経路群と,前記第1導電型分割ドリフト経路域の相隣る同士の間に介在する第2導電型仕切領域とを有する構造であって,前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で,かつそれぞれの幅が1μm 以下で半導体基板の厚さ方向の深さが同じであり,半導体基板表面の第2導電型チャネル領域に形成された第1導電型ソース領域と前記第2導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し,前記第2導電型チャネル領域と半導体基板表面の第1導電型ドレイン領域との間がドリフト電流を流す平面方向であることを特徴とする半導体装置。」【補正後の請求項1】「半導体基板表面に第1導電型ドレイン領域と,該第1導電型ドレイン領域から離間する第2導電型チャネル領域と,該第2導電型チャネル領域内に形成された第1導電型ソース領域と,前記第2導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し,オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を第1導電型ドレイン領域と第2導電型チャネル領域間に有する横型MOS半導体装置において,前記ドリフト領域は,並列接続した複数の第1導電型分割ドリフト経路域を持つ並行ドリフト経路群と,前記第1導電型分割ドリフト経路域の相隣る同士の間に介在する第2導電型仕切領域とを有する構造であって,前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で,かつそれぞれの幅が1μm 以下で半導体基板の厚さ方向の深さが同じであり,さらに前記第1導電型ドレイン領域と第2導電型チャネル領域のそれぞれに接していることを特徴とする横型MOS半導体装置。」3審決の理由の要点(1) 本願補正発明は,下記引用例1に記載された引用発明に下記引用例2の記載事項を組み合わせることにより,当業者が容易に発明できたもので進歩性を欠く。
【引用例1】特開平7-7154号公報(甲1)【引用例2】特開平4-107877号公報(甲2)引用発明,本願補正発明と引用発明の一致点及び相違点はそれぞれ下記のとおりであるが,相違点1は実質的に相違せず,相違点2の構成は,格別な技術的意義を有しないか,当業者の設計事項であるか,又は当業者が適宜なし得たことであり,相違点3の構成は,当業者が容易に想到できたものである(必要な都度,後記当裁判所の判断の項で,審決の説示を引用摘記する。)。
【引用発明】「半導体基体の第1の表面2に第1の導電形の強nドーピングされたドレイン領域24と,前記ドレイン領域24から離間する反対の導電形のｐドーピングされたベース領域3と,前記ベース領域3内に埋込まれた第1の導電形の強nドーピングされたソース領域4と,前記表面2に絶縁されて設けられたゲート電極8とを有し,第1の導電形の弱nドーピングされたウエル22が前記ドレイン領域24とドリフト区間23とを含んでいて,前記ドリフト区間23は前記ゲート電極8の下から始まり前記ドレイン領域24まで延びている横形MOSFETにおいて,前記ウエル22内の前記ドリフト区間23には,前記ウエル22とは反対の導電形の少なくとも2つの補助領域26が配置され,前記補助領域26の間には前記ウエル22と同じ第1の導電形であるが前記ウエル22よりも高ドーピングを有する補助領域27が配置され,前記補助領域27は前記ベース領域3と前記ドレイン領域24との間の最短接続路に対して平行に配置されており,前記ベース領域3と前記ウエル22の間に存在して前記ゲート電極8の下に位置する反対の導電形の弱ｐドーピングされた内部領域1を有することを特徴とする横形MOSFET。」【本願補正発明と引用発明の一致点】「半導体基板表面に第1導電型ドレイン領域と,該第1導電型ドレイン領域から離間する第2導電型チャネル領域と,該第2導電型チャネル領域内に形成された第1導電型ソース領域と,前記第2導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し,ドリフト領域を第1導電型ドレイン領域と第2導電型チャネル領域間に有する横型MOS半導体装置において,前記ドリフト領域は,並列接続した複数の第1導電型分割ドリフト経路域を持つ並行ドリフト経路群と,前記第1導電型分割ドリフト経路域の相隣る同士の間に介在する第2導電型仕切領域とを有する構造であって,前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造を有することを特徴とする横型MOS半導体装置」である点。
【本願補正発明と引用発明の相違点】・相違点1「本願補正発明は,『ドリフト領域』が,『オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化する』のに対して,引用発明は,本願補正発明の『ドリフト領域』に対応する『ドリフト区間23』が,『オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化する』かどうか不明である点。」・相違点2「本願補正発明は,『前記並行ドリフト経路群』の『それぞれの幅が1μm 以下で半導体基板の厚さ方向の深さが同じであ』るのに対して,引用発明は,本願補正発明の『並行ドリフト経路群』に対応する『補助領域27』の『それぞれの幅』についての限定がなく,また,『補助領域27』の『半導体基板の厚さ方向の深さが同じであ』るかどうか不明である点。」・相違点3「本願補正発明は,『前記ドリフト領域は,並列接続した複数の第1導電型分割ドリフト経路域を持つ並行ドリフト経路群と,前記第1導電型分割ドリフト経路域の相隣る同士の間に介在する第2導電型仕切領域とを有する構造であって,前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で,』『さらに前記第1導電型ドレイン領域と第2導電型チャネル領域のそれぞれに接している』のに対して,引用発明は『前記ウエル22内の前記ドリフト区間23には,前記ウエル22とは反対の導電形の少なくとも2つの補助領域26が配置され,前記補助領域26の間には前記ウエル22と同じ第1の導電形であるが前記ウエル22よりも高ドーピングを有する補助領域27が配置され,前記補助領域27は前記ベース領域3と前記ドレイン領域24との間の最短接続路に対して平行に配置されて』いるものであって,『補助領域26』及びこの間の『補助領域27』が『ウェル22内』に配置されているために,『補助領域27』が,本願補正発明の『第1導電型ドレイン領域』に対応する引用発明の『第1の導電形の強nドーピングされたドレイン領域24』,及び,本願補正発明の『第2導電型チャネル領域』に対応する,『反対の導電形のｐドーピングされたベース領域3』と『反対の導電形の弱ｐドーピングされた内部領域1』とを合わせた構成のいずれにも接していない点。」(2) 以上の次第で,本件補正は,平成18年法律第55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項(現行法の6項)において準用する同法126条5項の規定に違反するので,同法159条1項において読み替えて準用する同法53条1項の規定により,却下すべきである。
(3) 本願補正発明は,補正前の「半導体装置」の発明について,文言の配置を変え「横型MOS半導体装置」であると限定するとともに,補正前の発明の「並行ドリフト経路群」が「さらに前記第1導電型ドレイン領域と第2導電型チャネル領域のそれぞれに接している」と限定したものである。逆にいえば,本件補正前の発明(本願発明)は,本願補正発明からこのような限定をなくしたものである。
そうすると,本願発明の構成要件をすべて含み,これをより限定したものである本願補正発明が,引用発明と引用例2の記載に基づいて,当業者が容易に発明することができたものであるから,補正前の本願発明も,同様の理由により,当業者が容易に発明をすることができたものである。
第3原告主張の審決取消事由1本願補正発明と引用発明との相違点の認定の誤り(取消事由1)(1) 相違点2について本願補正発明の「ドリフト領域」は,「並行ドリフト経路群」と「第2導電型仕切領域」とを有し,「第1導電型分割ドリフト経路域」と「第2導電型仕切領域」は「それぞれ幅が1μm 以下」で「厚さ方向の深さが同じ」である。
そうすると,本願補正発明と引用発明の相違点2は,「本願補正発明は,その『前記ドリフト領域は,並列接続した複数の第1導電型分割ドリフト経路域を持つ並行ドリフト経路群と,前記第1導電型分割ドリフト経路域の相隣る同士の間に介在する第2導電型仕切領域とを有する構造であって,』『かつそれぞれの幅が1μm 以下で半導体基板の厚さ方向の深さが同じ』であるのに対して,引用発明は,・・・点。」と認定すべきであったところ,審決は相違点2につき前記のとおり,各第1導電型分割ドリフト経路域の間に介在する第2導電型仕切領域の幅や厚さ(深さ)の相違を意識することなく認定しており,審決の相違点2の認定には誤りがある。
(2) 相違点3についてア本願補正発明の「ドリフト領域」は「並行ドリフト経路群」と「第2導電型仕切領域」とを有し,「並行ドリフト経路群」と「第2導電型仕切領域」とが「第1導電型ドレイン領域」と「第2導電型チャネル領域」のそれぞれに接している。
本願補正発明のMOSFET(絶縁ゲート型電界効果トランジスタ)では,上記のとおり第2導電型(ｐ型)チャネル領域と並行ドリフト経路群が接していることから,ゲートがオンした際にチャネル領域にチャネルを形成し,このチャネルを経て電流が流れるが,その電流は直接並行ドリフト経路群に流れ込むため,オン抵抗が小さくなる。一方,n+型(第1導電型)のドレイン領域と並行ドリフト経路群が接していることから,オフ時においてその接続面からも空乏化され,高耐圧構造となる。さらに,第2導電型(ｐ型)仕切領域2と第2導電型(ｐ型)チャネル拡散領域7とが接していることから,オフ時に第2導電型(ｐ型)仕切領域2内の伝導電子を早くなくすことが可能となる。また,第2導電型(ｐ型)仕切領域2とn+型のドレイン領域9とが接していることから,オフ時にこの接続面も空乏化されることで,素子全体としての空乏化が早まる。つまり,第2導電型(ｐ型)仕切領域2と第2導電型(ｐ型)のチャネル拡散領域7及びドレイン領域9とが接していることで,空乏化が早まり高耐圧構造が実現される。
イ他方,本願補正発明の「並行ドリフト経路群」は「ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造」を有している。
ウそうすると,本願補正発明と引用発明の相違点3は,「本願補正発明は,『前記ドリフト領域は,並列接続した複数の第1導電型分割ドリフト経路域を持つ並行ドリフト経路群と,前記第1導電型分割ドリフト経路域の相隣る同士の間に介在する第2導電型仕切領域とを有する構造であって,』,『前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造』で,さらに前記並行ドリフト経路群と前記第2導電型仕切領域の双方が『前記第1導電型ドレイン領域と第2導電型チャネル領域のそれぞれに接して』いるのに対して,引用発明は,・・・点。」と認定すべきであったところ,審決は,相違点3につき前記のとおり,本願補正発明の半導体装置では単に並行ドリフト経路群が第1導電型ドレイン領域及び第2導電型チャネル領域の双方に接していると認定しており,審決の相違点3の認定には誤りがある。
2容易想到性の判断の誤り(取消事由2)(1) 相違点1について引用例1の図1の実施例では,内部領域1に補助領域11と12を有するだけであるが,図5の実施例では,補助領域26,27(図6)に加えて,強nドーピングされた区間である(段落【0015】)ドリフト区間23を有している。そうすると,上記の図1の縦型MOSFETと図5の横型MOSFETとでは,ドリフト区間の有無が異なり,「MOSFET」としての動作が同様であることの一事をもって両者を一括して取り扱うのは誤りである。
したがって,上記の相違を無視して,本願補正発明と引用発明の相違点1が実質的には相違点ではないとした審決は誤りである。
(2) 相違点2についてア本願補正発明における「前記並行ドリフト経路群」の「それぞれの幅が1μm以下」であることは,補正明細書(本件補正後の明細書)の段落【0012】に記載された「ドリフト領域の構造を改善することにより,オン抵抗と耐圧とのトレードオフ関係を大幅に緩和させて,高耐圧でありながら,オン抵抗の低減化による電流容量の増大が可能の半導体装置を提供する」という課題を解決するために必要なドリフト領域の構造条件を規定したものであり,デザインルールではない。
イ一般のMOS半導体装置(MOSFET)においては,ドレイン領域(ドリフト領域)の不純物濃度によるMOSFETのオン抵抗と耐圧間にはトレードオフの関係があるため,ドリフト領域の構造を改善して高耐圧化しつつドレイン領域(ドリフト領域)の不純物濃度を高くすることで,高耐圧でありながら低オン抵抗のMOS半導体装置を実現する必要がある。
しかるに,本願補正発明の構成を採用すると,ドリフト経路域の幅方向の両側面からも空乏端が広がるので空乏化が非常に早まり,高耐圧が実現できると共に,並行ドリフト経路群の不純物濃度を高めることでオン抵抗の低減が実現できることになる。他方,従来の構造のMOSFETにおいて低濃度ドレイン層22を厚くすると(不純物濃度を高くすると),低濃度ドレイン層22が完全に空乏化されずに耐圧性能が低下するから,低濃度ドレイン層22の不純物濃度を高めてオン抵抗を低減することは困難である。
ところで,理想耐圧と理想オン抵抗の間には,材料によって決まる理論限界が存在し(シリコンの場合は,シリコンリミット),甲第13号証のとおり,補正明細書の第1導電型(n型)分割ドリフト経路域及び第2導電型(ｐ型)仕切領域の幅10μmの比較例では,不純物濃度を変えても,従来構造の理想耐圧と理想オン抵抗の関係線図をほとんど下回ることができない。一方,上記幅を1μmとした実施例1,又は上記幅を0.1μmとした実施例2の場合には,上記関係線図を大幅に下回っており,シリコンリミットを超えた劇的なオン抵抗の低減が図られている。補正明細書の段落【0033】等の記載にも照らせば,本願補正発明において,第1導電型(n型)分割ドリフト経路域1と第2導電型(ｐ型)仕切領域2の幅を1μm以下と規定することで,劇的なオン抵抗の低減が図られることは明らかである。
また,オン抵抗を小さくすることができるMOSFETとして二重拡散型(n型)MOSFETは既知であるところ,本願補正発明はSOI-MOSFETのみに関する発明ではなく,二重拡散型MOSFETをも含む発明であるし,補正明細書の実施例2では,従来の二重拡散型n型MOSFETよりもオン抵抗が20%低減されている。
したがって,「第1導電型分割ドリフト経路域」(並行ドリフト経路群の構成単位)及び「第2導電型仕切領域」の双方の幅を「1μm以下」としたことには,前記アの技術的課題を解決する上で格別の技術的意義がある。
ウ「第2導電型仕切領域」の厚さ方向の深さが「並行ドリフト経路群」の厚さ方向の深さよりも小さい場合には,「並行ドリフト経路群」の底面部近傍で空乏化が遅れることにより耐圧性能が低下する。一方,本願補正発明では,「並行ドリフト経路群」と「第2導電型仕切領域」との「厚さ方向の深さが同じ」であることにより,「並行ドリフト経路群」の両側面の全体から空乏端が広がるものである。このとおり,「並行ドリフト経路群」と「第2導電型仕切領域」との「厚さ方向の深さ」をどのようにするかは単なる設計事項ではない。
エ結局,当業者において相違点2に係る構成に想到することは容易ではないのであって,これに反する審決の判断は誤りである。
(3) 相違点3についてア引用例2の半導体装置では,ボロンの濃度を小さくしてn型領域とした基板表面の部分と,ｐ型領域10の下部に位置するn型延長ドレイン領域とで,不純物濃度が明らかに異なり,かつ基板の深さ方向で測った場合の,基板表面のn型領域とｐ型領域下部のn型延長ドレイン領域の各厚さ(厚さ方向の各深さ)が異なる。したがって,引用例2では,本願補正発明の「並行ドリフト経路群」に相当する構成が開示されていない。
また,本願補正発明の「第2導電型仕切領域」に相当する引用例2の「P型領域10」は,本願補正発明の「第2導電型チャネル領域」に相当する引用例2の「アンチパンチスルー領域12」に接していない。そうすると,引用例2では,「第2導電型仕切領域」が「第1導電型ドレイン領域」及び「第2導電型チャネル領域」の双方に接するという本願補正発明との相違点2に係る構成に相当する構成が開示されていない。
イ審決が本願補正発明の優先日(平成8年1月22日)当時の周知技術としてあげる米国特許第5216275号(甲3)は,上記優先日当時,上記公報に記載された事項が当業者の間に広く知れわたっていたことまで示すものではない。
また,上記優先日当時,上記公報に記載されているような事項が当業者の間に広く知れわたっていた事実はなかった。
ウ引用例1の図5に記載されているのは,図1の縦型MOSFETの構成を横型に改めた横型MOSFETに関する発明であるところ,当業者であれば先願である甲第3号証の半導体装置よりも後願である引用例1の縦型MOSFETの方が優れていると考えるから,甲第3号証に記載された周知技術を,横型MOSFETに関する引用発明に組み合わせたときに,当業者が期待する以上の格別の効果が得られるとの発想に至るとは通常考え難い。
また,引用例1の縦型MOSFETと横型MOSFETとではドリフト区間23の有無が相違するところ,引用例1の横型MOSFETに甲第3号証に記載された周知技術を組み合わせた場合,ドリフト区間23をどのように取り扱うかにつき困難が生じる。
そうすると,本願補正発明の優先日当時,当業者が引用発明に甲第3号証に記載された周知技術を組み合わせる動機付けがなかったというべきである。
エ結局,本願補正発明の優先日当時,当業者において,引用発明に引用例2に記載された事項及び周知技術を組み合わせることによっても,相違点3に係る構成に想到することは容易ではないのであって,これに反する審決の判断は誤りである。
第4取消事由に関する被告の反論1取消事由1に対し(1) 相違点2について本願補正発明の特許請求の範囲の記載の体裁に照らせば,本願補正発明においては,「並行ドリフト経路群」を構成する「並列接続した複数の第1導電型分割ドリフト経路域」のそれぞれの幅が1μm以下であり,かつ,厚さ方向の深さが同じであると解するのが自然であって,審決の相違点2の認定に誤りはない。
なお,原告は,その審判請求書(乙1)においても,「第2導電型仕切領域」の各幅が1μm以下である旨や厚さ方向の深さが同じである旨を主張していなかったし,補正明細書の段落【0013】及び図1の記載からも,「第2導電型仕切領域」の厚さ方向の深さと「第1導電型分割ドリフト経路域」の厚さ方向の深さが同じであるかは判然としない。また,補正明細書中には「第2導電型仕切領域」の各幅が1μm以下であることに臨界的意義がある旨の記載はなく,本願補正発明の技術的範囲に属するすべての半導体装置について補正明細書の段落【0027】及び【0033】に記載された抵抗値が得られるわけではないから,上記段落中の記載をもって,本願補正発明においては「第2導電型仕切領域」の各幅が1μm以下であると解釈しなければならないものではない。
(2) 相違点3について本願補正発明の特許請求の範囲の記載の体裁に照らせば,本願補正発明においては,「並行ドリフト経路群」が「第1導電型ドレイン領域」と「第2導電型チャネル領域」のそれぞれに接していると解するのが自然であって,審決の相違点2の認定に誤りはない。補正明細書中の記載に照らしても,「並行ドリフト経路群」と「第2導電型仕切領域」の双方が「第1導電型ドレイン領域」と「第2導電型チャネル領域」のそれぞれに接していると限定的に解釈しなければならないものではない。
2取消事由2に対し(1) 相違点1について引用例1の段落【0015】,図5の記載,さらには引用例1が引用するドイツ連邦共和国特許第2852621号明細書(乙2の1)に照らせば,ドリフト区間23が含まれるウエル22が低濃度にnドーピングされた(弱nドーピングされた)領域であることは明らかである。そうすると,引用例1の半導体装置のドリフト区間23は強nドーピングされた区間(領域)ではなく,図1の縦型MOSFETと図5の横型MOSFETとで,「MOSFET」としての動作が同様であることに着目し,引用発明の半導体装置の「ドリフト区間23」においても,本願補正発明と同様に,「オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化する」とした審決の判断に誤りはない。
(2) 相違点2についてア引用例1が引用する乙第2号証の1の記載(4欄9〜14行,図1,2)にかんがみても,本願補正発明の「並行ドリフト経路群」に相当する引用例1の「補助領域27」のそれぞれの幅を1μm以下とすることは,半導体装置の設計,製造を行う上で普通の数値設定であって,かかる数値で半導体装置を設計,製造することに何ら技術的な困難はない。
イ各n型(第1導電型)分割ドリフト経路域1の幅を10分の1にすると,理想オン抵抗Rもほぼ10分の1になるという単純な比例関係にあり,各n型分割ドリフト経路域1の幅を1μm以下にすると急激に理想オン抵抗Rが低下するものではない。また,補正明細書の段落【0027】に記載された実施例ではn型分割ドリフト経路域1の幅が1μmのときに理想オン抵抗が0.8mΩ・cm2となって,従来構造の同様の半導体装置のオン抵抗である約0.5mΩ・cm2(段落【0033】)よりも劣る。
そうすると,補正明細書中に「並行ドリフト経路群」を構成する「分割ドリフト経路域」のそれぞれにつき「幅1μm以下になると劇的な低オン抵抗化が可能である」と記載されているとしても,字義どおり信用することはできず,少なくとも上記段落【0027】の半導体装置は劇的な低オン抵抗化が実現できていない。
また,上記段落【0027】の記載は,横型構造のSOI-MOSFETに関する〔実施形態1〕についてのものであって,本願補正発明に包含される,例えば,2重拡散型のMOSFETについても,同様な特性が得られるか否かは補正明細書の記載からは必ずしも明らかではないし,仮に同様な特性が得られるとしても,従来構造の半導体装置を超える効果を奏しないものも含むことになって,いずれにしても従来の半導体装置を超える「劇的な低オン抵抗化」が実現できているものではない。
そして,補正明細書段落【0019】の関係式(11)も,「第2導電型仕切領域2」の幅を無限小と仮定した上で得られたものにすぎず,「第2導電型仕切領域2」がある分だけドリフト電流が流れる「第1導電型分割ドリフト経路域」の幅が狭くなるという実際の半導体装置の構造を反映していないし,甲第13号証の他の記載も,本願補正発明で「第1導電型分割ドリフト経路域」の各幅が1μm以下とすることに格別の技術的意義があることの裏付けとなっていない。
したがって,本願補正発明の「並行ドリフト経路群」の「それぞれの幅が1μm以下」であることには格別の技術的意義がないとした審決の判断に誤りはない。
ウ引用発明においても,本願補正発明の「並行ドリフト経路群」に対応する「補助領域27」の各々を,例えば同1条件で一括して形成するなど,半導体製造技術において通常採用される方法により,同じ深さとすることは,当業者の設計事項である。また,素子構成上も,極めて当然に,「並行ドリフト経路群」の「半導体基板の厚さ方向の深さが同じであ」るように構成されるものである。
他方,「第2導電型仕切領域」の厚さ方向の深さが「並行ドリフト経路群」の厚さ方向の深さよりも小さい場合には,「並行ドリフト経路群」の底面部近傍で空乏化が遅れることにより耐圧性能が低下するが,本願補正発明では,「並行ドリフト経路群」と「第2導電型仕切領域」との「厚さ方向の深さが同じ」であることにより,「並行ドリフト経路群」の両側面の全体から空乏端が広がるという効果は補正明細書に記載されていない。
したがって,引用例1の「補助領域27」の厚さ方向の深さを同じにすることが当業者の設計事項にすぎないとする審決の判断に誤りはない。
エ結局,「前記並行ドリフト経路群」の「それぞれの幅が1μm以下で半導体基板の厚さ方向の深さが同じであ」ることは,当業者が適宜なし得たことである,とした,審決の相違点2に関する判断に誤りはない。
(3) 相違点3についてア引用例2の「n型延長ドレイン領域11」は,埋め込まれたｐ型領域により,半導体基板の上下方向ではあるが並行になっている。仮に,並行ドリフト経路群の深さ方向での厚さ(厚さ方向の深さ)が,引用例2に記載された事項と本願補正発明とで同じにならないとしても,上下に並行するn型延長ドレイン領域11を構成する各n型の領域がそれぞれドリフト経路として作用することは明らかである。
また,前記のとおり,本願補正発明の構成としては,「並行ドリフト経路群」と「第2導電型仕切領域」の双方が「第1導電型ドレイン領域」と「第2導電型チャネル領域」にそれぞれ接していることまでは必要ない。
そうすると,引用例2の半導体装置では,本願補正発明の「並行ドリフト経路群」に相当する構成が開示されているし,引用例2の「P型領域10」の構成を本願補正発明の「第2導電型仕切領域」に相当する構成と解して差し支えない。
イ「並行ドリフト経路群」が「第1導電型ドレイン領域」と「第2導電型チャネル領域」の双方に接していることは,米国特許第5216275号公報(甲3)のみならず,特開昭56-142673号公報(乙4)や特開昭56-120163号公報(乙5)にも記載されている周知技術にすぎない。
ウ引用例1の横型MOSFETで,周知技術のとおり,「並行ドリフト経路群」が「第1導電型ドレイン領域」と「第2導電型チャネル領域」の双方に接するようにした場合には,「ゲート電極8の下から始まり,ドレイン領域24まで延びている」「ドリフト区間23」が補助領域26及び27により構成され,ゲート電極8下の内部領域1に形成されるチャネル及び前記補助領域27を介して,ソース領域とドレイン領域の間をキャリアが流れ,MOSFETとして動作することは明らかである。したがって,引用例1の横型MOSFETに上記周知技術を組み合わせることは,当業者において適宜なされる程度のものにすぎず,組合せの動機付けに欠けるところはない。
引用例1の図5の横型MOSFETでは,ドリフト区間23にウエル22の一部と補助領域26,27が設けられているところ,引用発明に周知技術を組み合わせて,引用発明の「補助領域27」が「反対の導電形の弱ｐドーピングされた内部領域1」と「ドレイン領域24」に接するようにした場合でも,補助領域26,27により構成されるドリフト区間が存在することに変わりはない。したがって,この場合にドリフト区間23の取扱いに困難が生ずることはなく,本願補正発明の優先日当時,当業者が引用発明に引用例2に記載された事項を組み合わせる動機付けが存したものである。
エ結局,引用発明において,「前記ドリフト経路群」が「前記第1導電型ドレイン領域」と「第2導電型チャネル領域」のそれぞれに接するように構成することは,当業者が適宜なし得たことであって,審決の相違点3の構成に係る容易想到性の判断に誤りはない。
(4) 小括補正明細書の段落【0012】の記載及び引用例1の段落【0002】,【0003】の記載にかんがみれば,引用例1の半導体装置が解決しようとする技術的課題は,本願補正発明が解決しようとする技術的課題と事実上同一であって,前記(1) ないし(3) の結論によれば,本願補正発明の優先日当時,当業者において,引用発明に引用例2に記載された事項を組み合わせることにより,本願補正発明と引用発明の相違点に係る構成に容易に想到することができたものであり,これと同旨の審決の判断に誤りはない。
第5当裁判所の判断1取消事由1(本願補正発明と引用発明との相違点の認定の誤り)について(1) 相違点2についてア本願補正発明は,請求項1で,「・・・半導体装置において,前記ドリフト領域は,・・・を有する構造であって,前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で,かつそれぞれの幅が1μm以下で半導体基板の厚さ方向の深さが同じであり,さらに・・・ことを特徴とする横型MOS半導体装置。」と規定されているから,「それぞれの幅が1μm以下で半導体基板の厚さ方向の深さが同じである」の主語が「前記並行ドリフト経路群」であることは明らかであり,主語が「前記並行ドリフト経路群」と「第2導電型仕切領域」の双方であるとすると,語句の対応関係が不合理となり相当でない。
そうすると,このことを前提にした審決による相違点2の認定に原告主張の誤りがあるとはいえない。
イこれを明細書の記載に照らしてみるに,補正明細書(甲4の1,甲6)の段落【0013】では,MOSFET等の半導体装置の「オン状態でドリフト電流を流すと共にオフ状態で空乏化するドリフト領域」を,複数の並行する領域に分割し,n型半導体の領域である第1導電型分割ドリフト経路域とｐ型半導体の領域である第2導電型仕切領域がお互いに隣り合うように配置される並行分割構造の構成が開示されているにすぎず,「第2導電型仕切領域」の厚さ方向の深さと「第1導電型分割ドリフト経路域」の厚さ方向の深さが同じであることや,「第2導電型仕切領域」の幅が1μm以下であることは不明である。
補正明細書の図1も,「第2導電型仕切領域」の厚さ方向の深さと「第1導電型分割ドリフト経路域」の厚さ方向の深さが同じであること等を裏付けるものではない。
また,段落【0027】には,発明の実施形態の一つ〔実施形態1〕につき,「第1導電型分割ドリフト経路域」に当たるn型分割ドリフト経路域1及び「第2導電型仕切領域」に当たるｐ型仕切領域2の幅を各1μm以下としたときに,理想オン抵抗Rの劇的な低下が可能である(上記幅が10μmのときにRが7.9mΩ・cm2であるのに対して,上記幅が1μmのときにRが0.8mΩ・cm2,上記幅が0.1μmのときにRが0.08mΩ・cm2と計算できる)旨の記載がある。しかしながら,この記載は実施例に関する記載にすぎない。
段落【0033】にも,発明の実施形態の一つ〔実施形態2〕につき,「第1導電型分割ドリフト経路域」に当たるn型分割ドリフト経路域1及び「第2導電型仕切領域」に当たるｐ型仕切領域2の厚さ方向の深さが1μm,幅が0.5μmのときに0.4mΩ・cm2であり,「第1導電型分割ドリフト経路域」に当たるn型分割ドリフト経路域1及び「第2導電型仕切領域」に当たるｐ型仕切領域2の幅をさらに僅少にすれば,オン抵抗の大幅な低減を図ることができる旨の記載がされているが,この記載も段落【0027】と同様に,実施例に関するものにすぎない。
ここで,【課題を解決するための手段】の段落【0018】では,本願補正発明の効果に関し,「第1導電型分割ドリフト経路域1の単位面積当たりの本数(分割数)を増やすにつれ,オン抵抗と耐圧とのトレードオフ関係を大幅に緩和できる。」との記載がされている一方,「第2導電型仕切領域」の幅に関しては「第2導電型仕切領域2の占有幅は僅少であることが好ましい。」とされているに止まるし,「第2導電型仕切領域」の厚さ方向の深さを設定する効果については格別指摘がされていない。
したがって,本願補正発明の発明者が,「第2導電型仕切領域」の幅を具体的な数値をもって限定したり,「第2導電型仕切領域」の厚さ方向の深さと「第1導電型分割ドリフト経路域」の厚さ方向の深さが同じMOSFET(半導体装置)の構成に限定する趣旨で,本願補正発明の出願をしたものとはいい難い。
そうすると,段落【0027】,【0033】の上記記載にかかわらず,本願補正発明において,「第2導電型仕切領域」の幅を1μm以下とする構成や,「第2導電型仕切領域」の厚さ方向の深さと「第1導電型分割ドリフト経路域」の厚さ方向の深さを同じとする構成が不可欠であるとはいえない。
なお,本件審判請求書(乙1)においては,「第2導電型仕切領域」の各幅が1μm以下である旨や厚さ方向の深さが同じである旨が格別指摘されていない。
したがって,審決がした本願補正発明と引用発明の相違点2の認定に誤りがあるとはいえない。
(2) 相違点3についてア前記(1) アと同様に,本願補正発明の請求項1によれば,「・・・半導体装置において,前記ドリフト領域は,・・・を有する構造であって,前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で,かつ・・・であり,さらに前記第1導電型ドレイン領域と第2導電型チャネル領域のそれぞれに接していることを特徴とする横型MOS半導体装置。」と発明が特定されているから,上記「さらに前記第1導電型ドレイン領域と第2導電型チャネル領域のそれぞれに接している」の主語が「前記並行ドリフト経路群」であることは明らかであり,主語が「前記並行ドリフト経路群」と「第2導電型仕切領域」の双方であるとすると,語句の対応関係が不合理となって相当でない。
そうすると,このことを前提にした審決による相違点3の認定に原告主張の誤りがあるとはいえない。
イなるほど,補正明細書の段落【0014】には,ドリフト領域が複数のプレート状の第1導電型分割ドリフト経路域と複数のプレート状の第2導電型仕切領域の双方が交互に積層されて構成されることや,第2導電型仕切領域が少なくとも端部で相互に並列接続されることが記載されているが,「第2導電型仕切領域」が「第1導電型ドレイン領域」と「第2導電型チャネル領域」のそれぞれに接しているか否かは不明である。
そして,段落【0025】,【0031】は,発明の実施例に関する記載にすぎず,これらのほかに,本願補正発明の発明者が,「第2導電型仕切領域」が「第1導電型ドレイン領域」と「第2導電型チャネル領域」のそれぞれに接している構成に限定する趣旨で,本願補正発明の出願をしたことを裏付ける補正明細書中の記載は存しない。
したがって,本願補正発明として,「第2導電型仕切領域」が「第1導電型ドレイン領域」と「第2導電型チャネル領域」のそれぞれに接している構成が不可欠であるとはいえず,補正明細書の記載を考慮しても,審決による本願補正発明と引用発明の相違点3の認定に誤りがあるとはいえない。
(3) 小括結局,審決がした本願補正発明と引用発明の相違点の認定に誤りがあるとはいえず,原告が主張する取消事由1は理由がない。
2取消事由2(容易想到性の判断の誤り)について(1) 相違点1についてア審決は,本願補正発明と引用発明の相違点1に係る構成の容易想到性につき,次のとおり説示する(16頁)。
「・・・引用例1の図1に示される実施例は,『縦形MOSFET』に関するものであるが,引用発明の『横形MOSFET』においても,『MOSFET』としての動作は,『縦形MOSFET』と同様であるから,引用発明の『横形MOSFET』も,上記ウ,エに記載の動作を有しているので,本願補正発明の『ドリフト領域』に対応する引用発明の『ドリフト区間23』は,本願補正発明のように『オン状態で半導体基板の平面方向にドリフト電流を流すと共にオフ状態で空乏化する』ものであり,相違点1は,実質的に相違しない。」イこれに対し,原告は,引用例1の図5の実施例では,強nドーピングされた区間であるドリフト区間23を有しており,図1の縦型MOSFETと図5の横型MOSFETとでは,ドリフト区間の有無が異なるから,両者を一括して取り扱うのは誤りである等と主張する。
ウこの点について判断するに,引用例1(甲1)の段落【0015】には,下記図5の断面図で示される横型MOSFETにつき,「同じ表面2内に弱nドーピングされたウエル22が埋込まれ,・・・。ウエル22は強nドーピングされたドレイン領域24とドリフト区間23とを含んでいる。このドリフト区間はゲート電極8の下から始まり,ドレイン領域24まで延びている。このドリフト領域を使用することは知られている(ドイツ連邦共和国特許第2852621号明細書参照)。」との記載がある。
【図5】上記記載及び図5によれば,引用例1の図5の実施例の「ドリフト区間23」は,「弱nドーピングされたウエル22」の一部を成し,「ゲート電極8」の下から「ドレイン領域24」の近傍まで延びている部分であることは明らかであって,多数キャリアが電子である不純物を相対的に低い濃度でドーピングした「弱nドーピングされた」区間(部位)であると認められる。
また,引用例1の出願が優先権主張するドイツ連邦共和国特許出願の公開第4309764号公報(乙3)の3欄15,16行には,「ウエル22」が「ドリフト区間23」を含む旨の記載があるから,これからも,上記のとおり,「ドリフト区間23」は「弱nドーピングされた」区間であるということができる。
のみならず,引用例1が上記のとおり引用するドイツ連邦共和国特許第2852621号公報(乙2の1)には,制御電極9の下部から電極7の近傍まで延びる低濃度nドープ領域8をソース4から出た電子のドリフト路として使用する旨が記載されているから(乙2の1の3,4欄,図2,これを優先権主張とする特開昭55-80359号公報(乙2の2)3頁7欄9〜19行,8欄16,17行),この記載に照らしても,引用例1の図5の実施例の「ドリフト区間23」は「弱nドーピングされた」区間であるということができる。
そうすると,「ドリフト区間23」がキャリアが電子である不純物を相対的に高い濃度でドーピングした「強nドーピングされた」区間であることを前提とする原告の主張は失当である。
エところで,引用例1の段落【0009】には,下記図1で示される縦型MOSFETに関し,順方向(ソース電極をマイナス,ドレイン電極をプラスとする方向)に電圧が印加されると,導通制御ができる旨,すなわちドレイン電極からソース電極に電流が流れる旨や,ソース領域4から出される電子が補助領域12で「高ドーピングと出会う」旨が記載されている。後者はソース領域4から出た電子がベース領域,内部領域を経て高nドーピングされた補助領域12に至ることを意味するものであって,本願補正発明と同様に,上記縦型MOSFETにおいても,「オン状態」すなわち順方向に電圧を印加した状態でドリフト電流が流れることが開示されているということができる。
【図1】他方,引用例1の段落【0010】には,上記縦型MOSFETに関し,逆方向(ソース電極をプラス,ドレイン電極をマイナスとする方向)に電圧が印加されると,低nドーピングされた内部領域1とベース領域3(ｐ型)の接合部を起点とする空乏域(空間電荷領域)が逆電圧の大きさに応じて広がり,逆電圧が十分に大きくなると,補助領域11,12を超えてドレイン電極に向かって広がる(破線で示された領域14)旨が記載されているから,本願補正発明と同様に,上記縦型MOSFETにおいても,「オフ状態」すなわち逆方向に電圧を印加した状態で,「オン状態」であればドリフト電流が流れる領域である内部領域1が空乏化することが開示されているということができる。
そして,引用例1の請求項1では,内部領域内に多数キャリアの種類を異にする補助領域を設け,逆電圧が印加されたときに,上記の内部領域内に空乏化された領域が広がり,補助領域内のキャリアが空となる(空乏化する)構成が記載されているところ,その記載の体裁上,縦型MOSFETと横型MOSFETで各領域(部位)の機能が区別されているものではない(例えば,各補助領域は縦型MOSFETと横型MOSFETとで一括して取り扱われている。)。また,引用例1の横型MOSFETの「ドリフト区間23」は「弱nドーピングされたウエル22」によって構成される,ドレイン領域と同じ導電型(第1導電型,n型)で低濃度に不純物がドーピングされた領域であり,やはり同じ導電型の「補助領域27」(ただし,「ドリフト区間23」よりも不純物の濃度が高い。)と接続されているから,MOSFETの構造にもかんがみれば,MOSFETに対して順方向に電圧が印加されるときには,「補助領域27」と同様に電子の流路となり得,MOSFETに逆方向に電圧が印加されるときには「補助領域27」と同様に空乏域(空間電荷領域)が広がり得るものと容易に推認することができる。そうすると,オン,オフ各状態における縦型MOSFETにおける上記動作は,縦型MOSFETにおける空乏化する内部領域1の部分を横型MOSFETにおけるドリフト区間23に置き換えて考え,横型MOSFETにおいても同様になされるものということができる。
したがって,本願補正発明と引用発明の相違点1は実質的には両発明の相違点ではないとも評価することができ,これと同旨の審決の相違点1に係る判断に誤りがあるとはいえず,原告の主張には理由がない。
(2) 相違点2についてア審決は,本願補正発明と引用発明の相違点2に係る構成の容易想到性につき,次のとおり説示する(16,17頁)。
「ア本願補正発明の『前記並行ドリフト経路群』の『それぞれの幅が1μm以下』であることは,本願の優先権主張の日前における,半導体集積回路装置のデザインルールとしては,普通の数値である。
(中略)エまた,本願補正発明の『前記並行ドリフト経路群』の『半導体基板の厚さ方向の深さが同じであ』ることは,当業者の設計事項と認められる。
オ上記ア〜エで検討したように,本願補正発明の『前記並行ドリフト経路群』の『それぞれの幅が1μm 以下で半導体基板の厚さ方向の深さが同じであ』ることは,当業者が適宜なし得たことと認められる。」イ(ア ) そこでこの審決の判断の当否についてみるに,補正明細書の段落【0027】に,「n型分割ドリフト経路域1とｐ型仕切領域の幅はフォトリソグラフィとイオン注入により現在0.5μm程度までが量産レベルの限界である」との記載があることにも照らすと,本願補正発明の優先日当時,引用例1の補助領域26,27あるいは本願補正発明の「第1導電型分割ドリフト経路域」,「第2導電型仕切領域」の幅を1μm以下として設計,製造することは,半導体の設計,製造として,当業者にとって何ら技術的困難はなかったものであることが明らかである。
また,引用例1が段落【0015】で引用するドイツ連邦共和国特許第2852621号公報(乙2の1)中には,「ドリフト区間8の最大の幅は10μ m乃至100μ mである。」(4欄,前記のとおりに対応する乙2の2の3頁9欄5〜7行)との記載があるから,引用例1のドリフト区間23(ドリフト領域)の幅を10μmないし100μm程度にすることも可能であると推認することができる。ここで,引用例1の横型MOSFETのドリフト区間23につき,特に図7では,補助領域26,27を合わせて9個設ける構成が開示されているから,例えばドリフト区間23の幅を10μmとし,上記図7のように,補助領域26,27を合わせて9個設けるときは,補助領域26,27の各幅は1.1μm程度となる。そうすると,本願補正発明の優先日当時,補助領域27の各幅を1μm以下とするように設計,製造することは,当業者であれば十分可能かつ容易であったということができる。
(イ ) ところで,補正明細書の段落【0001】には,「本発明は,MOSFET・・・等に適用可能の高耐圧且つ大電流容量の半導体装置に関する。」との記載があるし,段落【0020】,【0059】には,それぞれ「斯かる構成により,オン抵抗の低減と共に高耐圧化を図ることができる。」との部分があるから,本願補正発明の目的は,MOSFETにおいて,オン動作時のMOSFETの抵抗値であるオン抵抗を小さくするとともに高い(逆)電圧を印加しても破壊されないようにした点,すなわち低オン抵抗と高耐圧の両立にあるということができる。
補正明細書の段落【0027】には,前記のとおり,「第1導電型分割ドリフト経路域」に当たるn型分割ドリフト経路域1及び「第2導電型仕切領域」に当たるｐ型仕切領域2の各幅を10μmとしたときに理想オン抵抗Rが7.9mΩ・cm2であるのに対して,上記各幅を1μmとしたときに理想オン抵抗Rが0.8mΩ・cm2,上記各幅を0.1μmとしたときに理想オン抵抗Rが0.08mΩ・cm2である旨の記載がある。しかしながら,この記載は,n型分割ドリフト経路域1及びｐ型仕切領域2の各幅を10μm,1μm,0.1μmと順次小さくしていったときに,並行ドリフト群全体のオン抵抗の計算値(理論値)が概ね10分の1,100分の1程度になるという趣旨のものにすぎず,幅1μmを境にオン抵抗が顕著に小さくなるという趣旨のものではない。
原告が本願補正発明の理想耐圧と理想オン抵抗の関係を示すために提出するグラフ(甲13の図1)にも,例えば理想耐圧BVを100Vとする場合,n型分割ドリフト経路域1及びｐ型仕切領域2の各幅を10μm,1μm,0.1μmと順次小さくしていくと,並行ドリフト群全体の理想オン抵抗RｏnA(オン抵抗の計算値)が概ね10分の1,100分の1程度になる様子等や,上記各幅が1μm,0.1μmのときに,従来構造のMOSFETの理想オン抵抗を十分下回る様子が図示されているが,前記段落と同様の事柄を示すものにすぎず,幅1μmを境にオン抵抗が顕著に小さくなるという趣旨のものではない。
したがって,本願補正発明において「並行ドリフト経路群」の「第1導電型分割ドリフト経路域」の各幅を「1μm」以下とすることによって,当業者が予測し得ない作用効果を奏するとは必ずしもいうことができない。
加えて,引用例1の請求項1に「補助領域のドーピング強さ及び第2の導電形の補助領域の間隔は逆電圧が印加された際にその電荷キャリアが空にされるように設定される」との記載があることや,特開昭56-142673号公報(乙4),特開昭56-120163号公報(乙5)中に,電流が流れるn型高抵抗層の層数を増加させるのに従って,複数のn型高抵抗層とｐ型高抵抗層とが交互に積層されたオフセットゲート領域の抵抗を小さくでき,その結果素子全体のオン抵抗を小さくできる旨の記載(乙4の2頁左下欄16〜19行,乙5の2頁右上欄16〜20行)があることにも照らせば(なお,米国特許5216275号公報(甲3)の2欄39〜42行にも,各n領域の幅等のサイズを小さくすればするほど抵抗値を小さくできる旨の記載がある。),本願補正発明の優先日当時,印加される逆電圧の大きさ等の条件が同一であれば,例えば本願補正発明の横型MOSFETのような構造のMOSFETにおいて,「第1導電型分割ドリフト経路域」の幅を小さくするのに従って,「第1導電型分割ドリフト経路域」の全体により空乏域が広がりやすくなるから,「第1導電型分割ドリフト経路域」の不純物濃度を高めることができ,したがってMOSFETのオン抵抗を小さくすることができるという傾向があること自体は,当業者において広く知られていた事項であるものと容易に推認することができる。
なお,補正明細書の段落【0027】の記載は,横型構造のSOI-MOSFETに関するものにすぎず,補正明細書中の記載からは,二重拡散型MOSFET(補正明細書の実施形態2)においても,「第1導電型分割ドリフト経路域」の各幅を「1μm」以下とすることによって,オン抵抗の低減につき,横型構造のSOI-MOSFETにおけるのと同様の効果,さらには当業者の予想を超えた格別の作用効果が奏されることになるか否かは必ずしも明らかでない。
そうすると,本願補正発明の「第1導電型分割ドリフト経路域」,「第2導電型仕切領域」の幅を1μm以下とする構成を採用したことによる作用効果の点を考慮に入れても,本願補正発明の優先日当時,当業者において上記構成に想到することがなお容易であったというべきである。
(ウ ) また,お互いに極めて近傍に位置する引用発明の各「補助領域27」を,同一の工程で,同1条件で一括して形成する場合には,各「補助領域27」の厚さ方向の深さが同等になることは容易に推認できるものであって,「前記並行ドリフト経路群」の「半導体基板の厚さ方向の深さが同じであ」るようにすることは,当業者の半導体製造技術上の設計的事項であることが明らかである。
(エ ) 結局,「本願補正発明の『前記並行ドリフト経路群』の『それぞれの幅が1μm 以下で半導体基板の厚さ方向の深さが同じであ』ることは,当業者が適宜なし得たことと認められる。」との審決の判断に誤りはない。
ウこの点,原告は,一般のMOSFETにおいては,ドレイン領域(ドリフト領域)の不純物濃度によるMOSFETのオン抵抗と耐圧の間にはトレードオフの関係があるところ,従来の構造のMOSFETにおいて低濃度ドレイン層22を厚くすると,低濃度ドレイン層22が完全に空乏化されずに耐圧性能が低下するから,低濃度ドレイン層22の不純物濃度を高めてオン抵抗を低減することは困難であるが,本願補正発明の構成を採用すると,ドリフト経路の幅方向の両側面からも空乏端が広がるので空乏化が非常に早まり,高耐圧が実現できるとともに,高耐圧化により並行ドリフト経路群の不純物濃度を高めることでオン抵抗の低減が実現できることになるとか,本願補正発明においては,材料によって決まる理想耐圧と理想オン抵抗との間の理論限界(シリコンリミット等)を超えた劇的なオン抵抗の低減が図られているなどと主張する。
確かに,補正明細書の段落【0003】ないし【0007】には,ドレイン領域の不純物濃度によるMOSFETのオン抵抗と耐圧の間にはトレードオフの関係にある旨が記載されており,段落【0018】には「第2導電型仕切領域2」の両側面から空乏端が側方に広がり,空乏化が非常に早まる旨が記載されている。しかし,これらの事項ないし効果等を考慮しても,前記イのとおり,本願補正発明と引用発明の相違点2に係る構成を採用することにより,当業者が予測し得ない作用効果を奏することになるものではないから,原告の上記主張を採用することはできない。
(3) 相違点3についてア審決は,本願補正発明と引用発明の相違点3に係る構成の容易想到性につき,次のとおり説示する(18〜20頁)。
「ウまた,引用例2に記載の『N型延長ドレイン領域11』は,『埋め込まれた』『P型領域』により半導体基板の上下方向ではあるが並行になっているので,本願補正発明の『並行ドリフト経路群』に対応する。
エそして,引用例2の第1図の記載を参照すると,『N型延長ドレイン領域11』は,その左側で,『アンチパンチスルー領域12』と接しており,また,『N型延長ドレイン領域11』は,その右側で,『ドレインコンタクト領域9』と接している。・・・オそうすると,上記イ〜エの記載から,引用例2には,本願補正発明の『前記並行ドリフト経路群』は『前記第1導電型ドレイン領域と第2導電型チャネル領域のそれぞれに接している』ことに相当するものが,示されている。
カまた,引用例1には,横型MOSFETの実施例とともに縦型MOSFETの実施例も記載されているところ,縦型MOSFETの場合ではあるが,並行ドリフト経路群が第1導電型ドレイン領域と第2導電型チャネル領域のそれぞれに接していることが,以下の周知例に記載されているように周知技術である。
(周知例(米国特許第5216275号明細書)の記載の認定につき中略)ケそうすると,引用発明の『第1の導電形の弱nドーピングされたウエル22が前記ドレイン領域24とドリフト区間23とを含んでいて,』『前記ウエル22内の前記ドリフト区間23には,前記ウエル22とは反対の導電形の少なくとも2つの補助領域26が配置され,前記補助領域26の間には前記ウエル22と同じ第1の導電形であるが前記ウエル22よりも高ドーピングを有する補助領域27が配置され,』『前記ベース領域3と前記ウエル22の間に存在して前記ゲート電極8の下に位置する反対の導電形の弱ｐドーピングされた内部領域1を有する』構成において,上記イ〜オに記載の引用例2に記載の技術,あるいは,上記カ〜クに記載の周知技術を適用して,引用発明の『ウエル22』を用いずに,本願補正発明の『並行ドリフト経路群』に対応する引用発明の『補助領域27』が引用発明の『反対の導電形の弱ｐドーピングされた内部領域1』と『ドレイン領域24』に接するようにして,本願補正発明のように『前記並行ドリフト経路群』が『前記第1導電型ドレイン領域と第2導電型チャネル領域のそれぞれに接している』ようにすることは,当業者が適宜なし得たことと認められる。
また,これによって,本願補正発明の『前記ドリフト領域は,並列接続した複数の第1導電型分割ドリフト経路域を持つ並行ドリフト経路群と,前記第1導電型分割ドリフト経路域の相隣る同士の間に介在する第2導電型仕切領域とを有する構造であって,前記並行ドリフト経路群は前記ドリフト電流を流す平面方向とは直交する半導体基板の平面方向に交互に繰り返す構造で』あるとの構成を自然と備えたものとなることは明らかである。」イ(ア ) そこで当裁判所として判断するに,引用例2の第1図に記載されたn型(N型)の「延長ドレイン領域11」は,その内部に「P型領域10」を含む構造を有しているものであるが,オン動作時に「ソース領域13」から生じた電子を「ドレインコンタクト領域9」に流し,オフ動作時に「P型領域10」との間に空乏域を広げる領域であるから(2頁左下欄1〜17行),審決が認定するとおり,「半導体基板の上下方向ではあるが並行になっているので,本願補正発明の『並行ドリフト経路群』に」相当するものである。
この点,原告は,ボロンの濃度を小さくしてn型領域とした基板表面の部分と,「P型領域10」の下部に位置するn型延長ドレイン領域とで,不純物濃度が明らかに異なり,かつ基板の深さ方向で図った場合の,基板表面のn型領域とｐ型領域下部のn型延長ドレイン領域の各厚さが異なる等と主張する。
確かに,引用例2の「P型領域10」は,「半導体基板15」にイオン注入等を行っていったんn型の領域(延長ドレイン領域11)を形成した後に,ｐ型領域を形成するための不純物であるボロン(ホウ素)を上記n型領域にイオン注入する等し,さらに上記n型領域の基板表面部分を熱酸化して,上記n型領域の内部に埋め込まれた構造で形成されるものであるから,「P型領域10」を取り囲む「延長ドレイン領域11」のうちの「P型領域10」よりも基板表面側の部分と「P型領域10」よりも基板内側の部分とで,キャリア(電荷)に寄与する不純物の濃度が異なる可能性や,「P型領域10」の形成方法次第で,「延長ドレイン領域11」のうちの「P型領域10」よりも基板表面側の部分と「P型領域10」よりも基板内側の部分とで厚さが異なる可能性も存するが,引用例2中に両部分が果たす機能が異なる旨の記載は存しないし,「延長ドレイン領域11」が果たす機能と本願補正発明の「並行ドリフト経路群」が果たす機能との共通性にかんがみれば,上記の不純物濃度の大小や厚さの相違をもって,引用例2では,本願補正発明の「並行ドリフト経路群」に相当する構成が開示されていない等ということはできない(なお,前記のとおり,本願補正発明にいう「第1導電型分割並行ドリフト経路域」ないし「並行ドリフト経路群」の厚さは設計的事項と評価し得る事項である。)。
そして,審決が認定するとおり,引用例2の「延長ドレイン領域11」は,本願補正発明の「第1導電型ドレイン領域」に相当するn型の「ドレインコンタクト領域9」と,本願補正発明の「第2導電型チャネル領域」に相当するｐ型の「アンチパンチスルー領域12」の双方に接しているものである。ここで,本願補正発明の「第2導電型仕切領域」に相当する引用例2の「P型領域10」は「アンチパンチスルー領域12」,「ドレインコンタクト領域9」に接していないが,前記のとおり,本願補正発明の請求項においては,「第2導電型仕切領域」が「第2導電型チャネル領域」に接していることまで構成となっていないから,引用例2における「P型領域10」の接続状況は,引用例2の「延長ドレイン領域11」によって開示される構成に係る上記結論を左右するものではない。
(イ ) また,前記アで摘示して引用した説示以外の部分(キの項)で審決が周知例として引用する米国特許第5216275号公報(甲3)の1欄55ないし58行,1欄67行ないし2欄1行,図4,5では,n型の領域とｐ型の領域6,7が交互に隣合うように形成されたエピ層(CB層)5が,ドレイン電極と接続された領域4(ドレイン領域)及び領域6と異なる導電型(領域6がn型ならｐ型)であって,ゲート電極とゲート酸化膜1を介して接する領域3と接続されている構成が開示されているから,本願補正発明にいう「第1導電型分割ドリフト経路域」(領域6)ないし「並行ドリフト経路群」(エピ層5)が「第1導電型ドレイン領域」(領域4)及び「第2導電型チャネル領域」(領域3)の双方に接している構成に相当する構成が開示されているものと評価できる。
(ウ ) そして,特開昭56-142673号公報(乙4),特開昭56-120163号公報(乙5)においても,MOSFETにおいて,n型高抵抗層がｐ型高抵抗層と互いに隣り合うように形成され,上記n型高抵抗層がn型領域で結ばれてｐ型のゲート領域と接するとともに,他方でn型のドレイン領域と接する構成が開示されているから(乙4の2頁右上欄11行〜左下欄6行,図2〜4,乙5の2頁左上欄14行〜右上欄6行,図2〜4),やはり本願補正発明にいう「第1導電型分割ドリフト経路域」(n型高抵抗層)ないし「並行ドリフト経路群」(n型高抵抗層及びこれを接続するn型領域)が「第1導電型ドレイン領域」(n型のドレイン領域)及び「第2導電型チャネル領域」(ｐ型のゲート領域)の双方に接している構成に相当する構成が開示されているものと評価できる。
(エ ) そうすると,本願補正発明の優先日当時,例えば短冊状の相互に隣り合うn型領域とｐ型領域とを複数組み合わせて引用例1のような「補助領域26,27」の集合体(本願補正発明にいう「ドリフト領域」)を作成する当業者にあっては,引用例1にいう「補助領域27」が「ドレイン領域24」(本願補正発明にいう「第1導電型ドレイン領域」)及びゲート電極直下の「内部領域1」(本願補正発明にいう「第2導電型チャネル領域」)の双方に接するように構成することは,上記当時の周知技術にすぎないか,あるいは少なくとも,上記当時の技術水準に照らし,当業者において容易になし得る程度の事柄にすぎなかったものというべきである。
(オ ) したがって,引用発明に引用例2に記載された事項を組み合わせることによっても,あるいはさらに本願補正発明の優先日当時の技術水準(甲3,乙4,5)を勘案することによっても,上記優先日当時,当業者において,本願補正発明と引用発明の相違点3に係る構成に容易に想到することができたというべきである。
そうすると,これと結論を同じくする審決の相違点3の容易想到性に係る判断に誤りがあるとはいえない。
ウ原告は,当業者であれば先願である甲第3号証の半導体装置よりも後願である引用例1の縦型MOSFETの方が優れていると考えるから,甲第3号証に記載された周知技術を,横型MOSFETに関する引用発明に組み合わせたときに,当業者が期待する以上の格別の効果が得られるとの発想に至るとは通常考え難い等と主張するが,前記のとおり,本願補正発明の構成を採用したことによる効果が当業者の予測を超えた格別のものであるとはいい難いし,引用例1に縦型のMOSFETの構成と横型のMOSFETの構成とが並記されていることから明らかなように,本願補正発明の優先日当時には,両者の構成の違いは絶対的なものではなく,一方の構成の長所のうち他方の構成にも流用可能なものは,格別の支障がない限り当業者において流用し,新たな構成に想到することが容易であったものと推認できるから,原告の上記主張は失当である。
また,原告は,引用例1の横型MOSFETに甲第3号証に記載された周知技術を組み合わせた場合,ドリフト区間23をどのように取り扱うかにつき困難が生じる等と主張するが,例えば引用例1の「補助領域27」の両端を延ばして「ドレイン領域24」(本願補正発明にいう「第1導電型ドレイン領域」)及びゲート電極直下の「内部領域1」(本願補正発明にいう「第2導電型チャネル領域」)と接続するように構成し,かつ構成上余分な「ドリフト区間23」の一部を省略する程度のことは,当業者であれば適宜なし得る事柄であるということができる。
したがって,本願補正発明の優先日当時,当業者において引用発明に甲第3号証に記載された事項を組み合わせる動機付けがなかったということはできず,かかる動機付けがなかった旨をいう原告の主張は採用できない。
(3) 小括前記(1) ,(2) のとおり,引用発明に引用例2に記載された事項を組み合わせることによっても,あるいはさらに本願補正発明の優先日当時の技術水準(甲3,乙4,5)を勘案することによっても,上記優先日当時,当業者において,本願補正発明と引用発明の相違点1ないし3に係る構成に容易に想到することができたというべきであって,この旨をいう審決の判断に誤りはなく,原告が主張する取消事由2は理由がない。
第6結論以上によれば,原告が主張する取消事由はいずれも理由がないから,主文のとおり判決する。
裁判長裁判官 塩月秀平
裁判官 真辺朋子
裁判官 田邉実
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