ポートフォリオ機能| 関連審決 | 不服2005-23445 |
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| 関連ワード | 発明者 / 方法の発明 / 29条の2(拡大された先願の地位) / 出願公開 / 発明の概要 / 優先権 / 実質的に同一 / 発明の要旨認定 / 実施 / 拒絶査定 / 請求の範囲 / 独立特許要件 / |
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| 事件 |
平成
20年
(行ケ)
10108号
審決取消請求事件
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原告アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 訴訟代理人弁理士深見久郎，森田俊雄，仲村義平，竹内耕三，堀井豊，野田久 登，酒井將行，荒川伸夫 被告特許庁長官鈴木隆史 指定代理人河合章，北島健次，岩崎伸二，森山啓 |
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| 裁判所 | 知的財産高等裁判所 |
| 判決言渡日 | 2008/10/01 |
| 権利種別 | 特許権 |
| 訴訟類型 | 行政訴訟 |
| 主文 |
原告の請求を棄却する。 訴訟費用は原告の負担とする。 この判決に対する上告及び上告受理の申立てのための付加期間を３０日と定める。 |
| 事実及び理由 | |
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全容
第1原告の求めた裁判特許庁が不服2005-23445号事件について平成19年11月12日にした審決を取り消す。 第2事案の概要本件は,原告がした下記(1)の特許出願(以下「本件特許出願」という。)についての拒絶査定に対する不服審判請求を成り立たないとした審決の取消しを求める事案である。 1特許庁における手続の経緯(1)本件特許出願手続(甲第2,第3,第5号証)及び拒絶査定出願人:アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド(原告)発明の名称:「フラッシュEPROMおよびそれを動作させる方法」出願日:平成6年11月30日出願番号:特願平6-296700号優先権主張日:1993年(平成5年)12月1日(米国)手続補正日:平成16年11月10日(甲第5号証)拒絶査定日:平成17年8月31日(2)本件手続審判請求日:平成17年12月5日(不服2005-23445号)手続補正日:平成17年12月5日(甲第4号証。以下「本件補正」という。)審決日:平成19年11月12日審決の結論:「本件審判の請求は,成り立たない。」審決謄本送達日:平成19年11月27日2特許請求の範囲の記載審決は,本件補正の適否を判断するに当たって本件補正後の請求項5記載の発明を対象とし,また,本件特許出願の許否を判断するに当たって本件補正前(平成16年11月10日付け手続補正後)の請求項5記載の発明を対象としたところ,それぞれの請求項の記載は,下記(1)及び(2)のとおりである(請求項の数は,本件補正の前後とも全25項。以下,本件補正前の請求項5に記載された発明を「本願発明」といい,本件補正後の請求項5に記載された発明を「補正発明」という。)。 (1)本件補正前の請求項5の記載「【請求項5】フローティングゲート,接地に結合されるソース,およびドレインを有するMOS装置と,前記MOS装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合される,接地電圧と異なる第1の電圧と,前記定常状態しきい値電圧をオフセットするように前記フローティングゲートに結合される,接地電圧と異なる第2の電圧とを含む,メモリセル。」(2)本件補正後の請求項5の記載(下線部分は補正箇所である。)「【請求項5】フローティングゲート,接地に結合されるソース,およびドレインを有するMOS装置と,前記MOS装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合される,接地電圧と異なる第1の電圧と,前記第1の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さな値にオフセットするように前記フローティングゲートに結合される,接地電圧より高い第2の電圧とを含む,メモリセル。」3審決の理由の要旨審決は,補正発明は,本件特許出願に係る優先権主張日前の特許出願であって,本件特許出願後に出願公開がされた特願平4-341328号の願書に最初に添付された明細書又は図面(特開平6-76589号(甲第1号証)。以下この明細書を「先願明細書」といい,この図面を「先願図面」という。)に記載された発明(以下「先願発明」という。)と実質的に同一であるから,補正発明は独立特許要件を満たさないとして本件補正を却下し,本願発明の要旨を本件補正前の請求項5の記載のとおり認定した上,本願発明は先願発明と実質的に同一であり,特許法29条の2の規定により特許を受けることができないと判断した。 審決の理由中,補正発明の独立特許要件,本願発明及び先願発明の対比・判断に関する部分は以下のとおりである。なお,項目の符号を改めた部分がある。 (1)補正発明の独立特許要件についてア先願発明先願の明細書:特願平4-341328号(特開平6-76589号公報)本願の優先権主張日前の特許出願であって,その出願後に出願公開がされた特願平4-341328号の願書に最初に添付された明細書又は図面には,フラッシュ型E PROMの消去2方法,に関して,図1ないし図4及び図6,図8,図9,図11及び図12とともに,以下の記載がなされている。 「【特許請求の範囲】【請求項1】ファウラ-ノルドハイム・トンネリングによる消去の後に,ドレイン電圧を印加してアバランシェ・ホット・キャリヤを注入するフラッシュ型E PROMの消去方法におい2て,コントロールゲート-フローティングゲート間の結合容量をC ,フローティングゲート-Cドレイン間の結合容量をC ,紫外線によって消去したときの閾値電圧をUV・E・V,D ｔhプロセスに依存する電圧をV とするとき,P消去後ドレイン電圧V を印加する際に,D【数1】V >｛1+(C /C )｝V -UV・E・V-Vなる条件を満足するG D C D ｔh Pゲート電圧V をコントロールゲートに印加することを特徴とするフラッシュ型E PROMG2の消去方法。 【請求項2】アバランシェ・ホット・キャリヤの注入によって自動的に収束する閾値電圧を収束Vとするとき,前記ゲート電圧V を,ｔh G【数2】収束V=UV・E・Vとなる値に設定することを特徴とする請求項1記載ｔh ｔhのフラッシュ型E PROMの消去方法。」2「【産業上の利用分野】本発明は,フラッシュ型E PROMの消去方法に関し,特にファウ2ラ-ノルドハイム(F-N)・トンネリングによる消去の後に,ドレイン電圧を印加してアバランシェ・ホット・キャリヤを注入するフラッシュ型E PROMの消去方法に関する。 2【0002】【従来の技術】フラッシュ(一括消去)型E PROMにおいては,ソースとフローティング2ゲートの間の容量結合比がセルによって違うため,消去後の閾値電圧Vにバラツキが生じｔhる。この閾値電圧Vのバラツキは,閾値電圧Vが0V未満となる過剰消去の原因となｔh ｔhる。 ・・・【0004】このフラッシュ型E PROMの最大の課題であった過剰消去の問題を解決する2消去方法として,従来のF-N・トンネリングによる消去後,ドレイン電圧を印加してアバランシェ・ホット・キャリヤを注入する方法が開発された(NIKKEIMICRODEVICES1992年2月号P85〜P91参照)。 【0005】この消去方法によれば,消去中に,仮に過剰消去になり得るセルがあったとしても,アバランシェ・ホット・キャリヤ注入後には回復し,最終的にはチャネル不純物濃度(以下,チャネル濃度と略称する)とゲート電圧によって決まる閾値電圧V(以下,収束ｔhVと称する)に自動的に収束し(セルフ・コンバージェンス),過剰消去にはならない。ｔh例えば,コントロールゲートのゲート電圧V が0Vであれば,紫外線によって消去したときGの閾値電圧V(以下,UV・E・Vと称する)を3Vとすると,収束Vが1.1ｔh ｔh ｔhVとなり,よって過剰消去を抑止することができる。 【0006】【発明が解決しようとする課題】しかしながら,上記の従来の消去方法では,ゲート電圧V およびソース電圧V が共に0V,ドレイン電圧V が例えば6Vの条件下で行われるG S Dが,この状態は書込み時の半選択セル(ビット線;選択,ワード線;非選択)と全く同じ状態であり,収束Vのところでも書込み時にリーク電流が流れるために,書込み時の消費電流ｔhが増大するという問題点がある。 【0007】例えば,ワード線の数が2048本の場合であって,2048番目のワード線が選択されている場合の書込み時の状態を示す図6において,書込み電流はおよそ400〜600μAであるから,半選択セルのリーク電流として許容できる限度はおよそ10%(40〜60μA)である。本願発明者による実験結果を図7に示す。この実験結果は1.0μmルールのメモリセルの値ではあるが,収束Vにおけるドレイン電流IDは84μAと非常に大ｔhきい。また,チャネル長Lの依存性を図8に,UV・E・Vの依存性を図9にそれぞれ示ｔhす。 【0008】本発明は,上述した点に鑑みてなされたものであって,セルフ・コンバージェンスによる過剰消去抑止の効果を維持しつつ書込み時の消費電流の低減を可能としたフラッシュ型E PROMの消去方法を提供することを目的とする。」(0001段落ないし0008段2落)「【実施例】以下,本発明の実施例を図面に基づいて詳細に説明する。図2は,本発明による消去方法が適用されるE PROMの単位セルについての回路構成例を示す回路図である。図22において,メモリセル1のソースSは接地され,そのコントロールゲートCGはワード線2に,ドレインDはビット線3にそれぞれ接続されている。メモリセル1のコントロールゲートCGには,V 用定電圧発生回路4で発生されるゲート電圧V がワード線2を介して印加さG Gれる。一方,メモリセル1のドレインDには,V 用定電圧発生回路5で発生されるドレインD電圧V がビット線3を介して印加される。D【0012】次に,本発明による消去方法の処理手順につき,図1のフローチャートにしたがって説明する。なお,V 用定電圧発生回路4およびV 用定電圧発生回路5では,各ステッG Dプの処理に応じた適当な値のゲート電圧V およびドレイン電圧V が適宜発生されるものとG Dする。 【0013】先ず,F-N・トンネリングによる消去を行う(ステップS1)。この処理ステップでは,コントロールゲートCGに高電圧を印加し,ドレインDを0Vにする。コントロールゲートCGに高電圧が印加されたことにより,フローティングゲートFGも高い電位となるため,フローティングゲートFGのトンネル部の酸化膜に高電界がかかる。その結果,フローティングゲートFGからドレインDへトンネル電流(F-N電流)が流れ出るため,消去が行われる。 【0014】このF-N・トンネリングによる消去の後,ドレインDに例えば6Vのドレイン電圧VDを印加してアバランシェ・ホット・キャリヤを注入する(ステップS2)。このとき,コントロールゲートCGには,以下の条件を満足するゲート電圧V を印加する。 G【0015】すなわち,コントロールゲートCG-フローティングゲートFG間の結合容量をC ,フローティングゲートFG-ドレインD間の結合容量をC ,紫外線によって消去したC Dときの閾値電圧VをUV・E・V,プロセスに依存する電圧をV とするとき,ｔh ｔh P【数6】V >｛1+(C /C )｝V -UV・E・V-V なる条件を満足するゲG D C D ｔh Pート電圧V をコントロールゲートCGに印加する。図3に,収束Vのゲート電圧V に対G ｔh Gする依存性を示す。これを数式で表わすと,【数7】収束V=UV・E・V+V -V +V となる。 ｔh ｔh G D P【0016】上述したように,F-N・トンネリングによる消去後,ドレイン電圧V を印加Dしてアバランシェ・ホット・キャリヤを注入することにより,チャネル濃度とゲート電圧V によって決まる閾値電圧である収束Vに収束する(セルフ・コンバージェンス)。すG ｔhなわち,F-N・トンネリングによる消去中に,仮に過剰消去になり得るメモリセル1があったとしても,アバランシェ・ホット・キャリヤの注入によって回復し,最終的に収束Vにｔh収束するために,過剰消去を防止できる。 【0017】また,F-N・トンネリングによる消去後のセルフ・コンバージェンス時に,コントロールゲートCGに印加するゲート電圧V を上記条件を満足するように設定することにGより,収束VをフローティングゲートFG-ドレインD間の結合容量C で決まるドレイｔh Dン電流I が流れ始める閾値電圧以上にすることができる。D【0018】これによれば,ワード線の数が2048本の場合であって,2048番目のワード線が選択されている場合の書込み時を示す図4において,ビット線選択による半選択のメモリセル10〜12046がセルフ・コンバージェンスによって既に収束Vにあり,この収ｔh束Vｔhがドレイン電流I が流れ始める閾値電圧以上であるため,これらのメモリセル1D0〜12046にはセル電流(リーク電流)が流れなく,書込み中のメモリセル12047のみにセル電流が流れる。したがって,書込み時の消費電流を低減できる。 【0019】ところで,セルフ・コンバージェンスによる収束Vが,ドレイン電流I がｔh D流れ始める閾値電圧以上であっても,収束V≠UV・E・Vのときは,フローティングｔh ｔhゲートFGに電荷が入っている状態である。フローティングゲートFGに電荷が入っていると,熱や時間などの外部ストレスによって閾値電圧Vが変化し易く,この閾値電圧Vのｔh ｔh変化は,フラッシュ型E PROMの読出し速度などの仕様の変化につながる。 2【0020】そこで,収束Vがドレイン電流I が流れ始める閾値電圧以上であって,しｔh DかもUV・E・Vの値になるように,セルフ・コンバージェンス時のゲート電圧V を設ｔh G定する。このように,収束VをUV・E・Vとすることにより,UV・E・Vではｔh ｔh ｔhメモリセル1のフローティングゲートFGには電荷がないことから,収束Vが変化しにくｔhく,外部ストレスに対して安定なセルとすることができる。」(0011段落ないし0020段落)「【0026】上述したように,セルフコンバージェンスによって書込み後の閾値電圧Vのばらつきを小さくできることにより,図11(A)に示すようにVばらつきが大きｔh ｔhく,まだ点線以上に閾値電圧Vが達していないビットがあったとしても,セルフコンバーｔhジェンスをかけることによって図11(B)の状態にすることができるので,再度の書込みが必要なくなり,書込み時間の高速化が図れる。また,セルフコンバージェンスは,前述したように閾値電圧Vをある電圧に収束させるものであることから,図12に示すように,書込ｔhみディスターブで落ちたビットも,セルフコンバージェンスをかけることによって点線以上のビットに戻すことができるため,書込みディスターブの低減化も図れる。」(0026段落)「【発明の効果】以上説明したように,本発明によれば,F-N・トンネリングによる消去後のセルフ・コンバージェンスによる収束Vをフローティングゲート-ドレイン間の結合容ｔh量C で決まるドレイン電流が流れ始める閾値電圧以上としたことにより,書込み時においてD半選択状態のメモリセルにリーク電流が流れることがないため,セルフ・コンバージェンスによる過剰消去抑止の効果を維持しつつ書込み時の消費電流を低減できることになる。また,収束VをUV・E・Vとすることにより,UV・E・Vではメモリセルのフローティｔh ｔh ｔhングゲートには電荷がないことから,収束Vが変化しにくく,外部ストレスに対して安定ｔhなメモリセルを得ることができる。」(0028段落)よって,先願の明細書には,(判決注:「以下の発明が記載されている。」との文言を脱漏した誤記と認める。)「F-N・トンネリングによる消去後,ドレイン電圧V を印加してアバランシェ・ホット・Dキャリヤを注入して,チャネル濃度とゲート電圧V によって決まる閾値電圧である収束GVに収束(セルフ・コンバージェンス)させるフラッシュ型E PROMの消去方法におｔh2いて,コントロールゲート-フローティングゲート間の結合容量をC ,フローティングゲート-Cドレイン間の結合容量をC ,紫外線によって消去したときの閾値電圧をUV・E・V,D ｔhプロセスに依存する電圧をV とするとき,P消去後ドレイン電圧V を印加する際に,D【数1】V >｛1+(C /C )｝V -UV・E・V-V なる条件を満足するゲG D C D ｔh Pート電圧V をコントロールゲートに印加することを特徴とするフラッシュ型E PROMのG2消去方法。」(先願発明)イ対比本件補正後の請求項5に係る発明(補正発明)と先願発明とを対比する。 (a)先願発明の「フラッシュ型E PROM」は,図2の記載から,「フローティングゲー2ト」,「接地に結合されるソース」及び「ドレイン」を有していることは明らかであるから,先願発明の「フラッシュ型E PROM」は,補正発明の「フローティングゲート,接地に結2合されるソース,およびドレインを有するMOS装置」に相当する。 (b)先願明細書の【0005】段落の「この消去方法によれば,消去中に,仮に過剰消去になり得るセルがあったとしても,アバランシェ・ホット・キャリヤ注入後には回復し,最終的にはチャネル不純物濃度(以下,チャネル濃度と略称する)とゲート電圧によって決まる閾値電圧V(以下,収束Vと称する)に自動的に収束し(セルフ・コンバージェンス),過ｔh ｔh剰消去にはならない。」との記載及び,本願明細書の「この自己収束消去メカニズムは,ファウラー-ノルドハイムトンネリングによる消去後にアバランシ-ホットキャリア注入を用いる。アバランシ-ホットキャリア注入により,メモリセルのしきい値電圧が,ある「定常状態」に収束する。」(0017段落)との記載から,先願発明の「収束V」は,補正発明ｔhの「定常状態しきい値電圧」に相当する。 (c)先願明細書の【0014】段落の「このF-N・トンネリングによる消去の後,ドレインDに例えば6Vのドレイン電圧V を印加してアバランシェ・ホット・キャリヤを注入するD(ステップS2)。」の記載から,先願発明の「消去後ドレイン電圧V 」は,接地電圧と異Dなった値であることは明らかであり,この「消去後ドレイン電圧V 」は,「収束V」がD ｔh得られるように「ドレイン」に結合されているので,先願発明の「消去後ドレイン電圧V 」Dは,補正発明の「前記MOS装置に関して定常状態しきい値電圧」が得られる「ように前記ドレインに結合される,接地電圧と異なる第1の電圧」に相当する。 (d)先願発明の「ゲート電圧V 」は,図3の縦軸の収束Vが「0V」より大きな電圧G ｔhに対応する,図3の横軸の「ゲート電圧V [V]」の値が「0V」より大きい値であるかGら,接地電圧よりも大きい値(高い値)であることは明らかであり,また,先願発明の「ゲート電圧V 」は,先願明細書の【0014】段落の「このF-N・トンネリングによる消去のG後,ドレインDに例えば6Vのドレイン電圧V を印加してアバランシェ・ホット・キャリヤDを注入する(ステップS2)。このとき,コントロールゲートCGには,以下の条件を満足するゲート電圧V を印加する。」の記載から,「消去後ドレイン電圧V 」の「ドレイン」へG Dの印加と平行して「フローティングゲート」に印加するために,「フローティングゲート」に結合されていることは明らかである。 よって,先願発明の「消去後ドレイン電圧V を印加する際に,D【数1】V >｛1+(C /C )｝V -UV・E・V-V なる条件を満足するゲG D C D ｔh Pート電圧V をコントロールゲートに印加する」は,補正発明の「前記第1の電圧の前記ドレGインへの印加と並行して印加されて前記定常状態しきい値電圧を」「オフセットするように前記フローティングゲートに結合される,接地電圧より高い第2の電圧とを含む」に相当しており,先願発明の「ゲート電圧V 」は,補正発明の「接地電圧より高い第2の電圧」に相当すGる。 よって,補正発明と先願発明とは,「フローティングゲート,接地に結合されるソース,およびドレインを有するMOS装置と,前記MOS装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合される,接地電圧と異なる第1の電圧と,前記第1の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しきい値電圧をオフセットするように前記フローティングゲートに結合される,接地電圧より高い第2の電圧とを含む,メモリセル。」である点で一致し,以下の点で一応相違している。 [相違点]補正発明は,「前記第1の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さな値にオフセットするように前記フローティングゲートに結合される,接地電圧より高い第2の電圧とを含む」のに対して,先願発明は,「コントロールゲート-フローティングゲート間の結合容量をC ,フローテCィングゲート-ドレイン間の結合容量をC ,紫外線によって消去したときの閾値電圧をDUV・E・V,プロセスに依存する電圧をV とするとき,消去後ドレイン電圧V を印加ｔh P Dする際に,【数1】V >｛1+(C /C )｝V -UV・E・V-Vなる条件を満足するG D C D ｔh Pゲート電圧V をコントロールゲートに印加する」ものである点,言い換えると,G補正発明は,定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さな値にオフセットさせているのに対して,先願発明は,「収束V」を「紫外線によって消去したときの閾ｔh値電圧をUV・E・V」より小さな値としているか否か明らかでない点。ｔhウ相違点の検討以下,相違点について検討する。 (a)先願発明は,「フラッシュ(一括消去)型E PROMにおいては,ソースとフローテ2ィングゲートの間の容量結合比がセルによって違うため,消去後の閾値電圧Vにバラツキｔhが生じる。この閾値電圧Vのバラツキは,閾値電圧Vが0V未満となる過剰消去の原因ｔh ｔhとなる。」(先願明細書0002段落)との課題を解決するものである。 (b)先願発明の「【数1】V >｛1+(C /C )｝V -UV・E・V-VG D C D ｔh Pなる条件を満足するゲート電圧V をコントロールゲートに印加すること」の技術的意味を検G討する際に,先願発明の上記構成を含む先願明細書の特許請求の範囲の請求項1を引用する,先願明細書の請求項2において,「【請求項2】アバランシェ・ホット・キャリヤの注入によって自動的に収束する閾値電圧を収束Vとするとき,前記ゲート電圧Vを,【数2】収束ｔh GV=UV・E・Vとなる値に設定することを特徴とする請求項1記載のフラッシュ型ｔh ｔhE PROMの消去方法。」と,「収束V」と「UV・E・V」との関係を限定してい2ｔh ｔhる。 また,先願明細書の0017段落及び0019段落の記載から,請求項1に記載した【数1】を満たすことが,収束V=UV・E・Vであることのみを意味することにはならなｔh ｔhいことも明らかである。 したがって,請求項2が引用する請求項1の「【数1】」での限定構成に関連する先願発明の「【数1】V >｛1+(C /C )｝V -UV・E・V-V 」の記載におけるG D C D ｔh P「UV・E・V」と「収束V」との関係について,ｔh ｔh先願発明は,(ア)収束V>UV・E・Vとなる場合,ｔh ｔh(イ)収束V=UV・E・Vとなる場合,及びｔh ｔh(ウ)収束V (f)上記(a)ないし(e)より,先願発明は,上記(b)(ウ)の「収束V (h)本願明細書の図13,図14及び0058段落及び0059段落には,「図13は,Vｔh がVgに直接関係する式が引出されることを確認するための実験データを示してい*る。メモリセルのしきい値電圧を定常状態に収束させるために,ドレイン妨害電圧およびゲート電圧が印加される。図13には,3組のデータが示されている。3つのデータの組の各々には,6.5ボルトのドレイン妨害電圧Vdが印加される。・・・より大きいゲート電圧Vgを印加するたびに定常状態のしきい値電圧は上方向にシフトされる。データは,ゲート電圧Vgと定常状態のしきい値電圧における電圧のシフトとの間に本質的に直接関係があることを示している。・・・図14は,ゲート電圧Vgと定常状態しきい値電圧との関係を用いて,自己収束の間にゲート電圧Vgを消去後の分布75に与えた場合のデータプロットを示している。・・・図14では,過去の定常状態のしきい値電圧Vｔh 74が,UV消去しきい値電圧72*と等しくなるようにシフトされる。定常状態しきい値電圧のこのシフトは,印加されるゲート電圧Vgに直接関係する。印加される1.0ボルトのゲート電圧Vgにより,定常状態しきい値電圧は,1.0ボルトシフトされる。」と記載されている。 (i)本願明細書の図11及び0060落及び0063段落には,「図14の領域78および79を図11の領域78および79と比較すると,自己収束の間にゲート電圧Vgを印加することによりメモリセルにおける電子の注入が実質的に増加しかつホール注入が実質的に低減することがわかる。」(0060段落),「定常状態しきい値電圧をUV消去しきい値電圧UV-Vｔに近づけるようにシフトさせることにより,消去後のしきい値電圧分布をより狭くすることができる。図11を参照すると,定常状態しきい値電圧74はUV消去しきい値電圧72よりも約2ボルト低い。図14においてゲート電圧Vgを印加することにより,定常状態しきい値電圧74とUV消去しきい値電圧72との間の差が解消される。したがって,実質的により狭い消去後のしきい値電圧分布が得られる。」(0063段落)と記載されている。 (j)上記(g)及び(i)より,補正発明は,「メモリセルの狭い消去しきい値電圧分布を達成する回路を提供する」ものであり,また,図14に記載されるようにVｔh (定常状態*しきい値電圧)をVｔ,ｕｖ(UV消去しきい値電圧UV-Vｔ)と等しくした場合,及び,図13にVｔが「0.66V」,「0.17V」と,Vｔh をVｔ,ｕｖより小さくした場*合(この場合は本願発明に相当)の,いずれの場合も本願明細書に開示された発明であり,且つ,いずれの場合も「メモリセルの狭い消去しきい値電圧分布を達成する」ことができることは明らかである。 (k)したがって,上記(f)及び(j)より,先願発明における「収束V エ補正却下の結論以上のとおりであるから,補正後の請求項5に係る発明は,特許法第29条の2に規定により特許を受けることができず,その特許出願の際,独立して特許を受けることができないから,特許法第17条の2第5項により準用する同法第126条第5項の規定に適合しない。 よって,請求項5についての補正を含む本件補正は,特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。 (2)本願発明の認定平成17年12月5日付の手続補正は上記のとおり却下されたので,本願の請求項1ないし25に係る発明は,平成16年11月10日付けの手続補正書により補正された明細書及び図面の記載からみて,その特許請求の範囲の請求項1ないし25に記載された事項により特定されるものであり,その請求項5に係る発明は,その請求項5に記載されている事項により特定される以下のとおりのものである。 「【請求項5】フローティングゲート,接地に結合されるソース,およびドレインを有するMOS装置と,前記MOS装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合される,接地電圧と異なる第1の電圧と,前記定常状態しきい値電圧をオフセットするように前記フローティングゲートに結合される,接地電圧と異なる第2の電圧とを含む,メモリセル。」(3)先願発明の認定先願の明細書:特願平4-341328号(特開平6-76589号公報)本願の出願の日前の特許出願であって,その出願後に出願公開がされた特願平4-341328号の願書に最初に添付された明細書又は図面には,前記(1)アに記載された事項が記載され,先願明細書には,以下の発明が記載されている。 「F-N・トンネリングによる消去後,ドレイン電圧V を印加してアバランシェ・ホットD・キャリヤを注入して,チャネル濃度とゲート電圧V によって決まる閾値電圧である収束GVに収束(セルフ・コンバージェンス)させるフラッシュ型E PROMの消去方法におｔh2いて,コントロールゲート-フローティングゲート間の結合容量をC ,フローティングゲート-Cドレイン間の結合容量をC ,紫外線によって消去したときの閾値電圧をUV・E・V,D ｔhプロセスに依存する電圧をV とするとき,P消去後ドレイン電圧V を印加する際に,D【数1】V >｛1+(C /C )｝V -UV・E・V-Vなる条件を満足するG D C D ｔh Pゲート電圧V をコントロールゲートに印加することを特徴とするフラッシュ型E PROMG2の消去方法。」(4)本願発明と先願発明の対比本願の請求項5に係る発明(本願発明)と,先願の明細書に記載された発明(先願発明)とを対比する。 (a)先願発明の「フラッシュ型E PROM」は,図2の記載から,「フローティングゲー2ト」,「接地に結合されるソース」及び「ドレイン」を有していることは明らかであるから,先願発明の「フラッシュ型E PROM」は,本願発明の「フローティングゲート,接地に結2合されるソース,およびドレインを有するMOS装置」に相当する。 (b)先願明細書の【0005】段落の「この消去方法によれば,消去中に,仮に過剰消去になり得るセルがあったとしても,アバランシェ・ホット・キャリヤ注入後には回復し,最終的にはチャネル不純物濃度(以下,チャネル濃度と略称する)とゲート電圧によって決まる閾値電圧V(以下,収束Vと称する)に自動的に収束し(セルフ・コンバージェンス),過ｔh ｔh剰消去にはならない。」との記載及び,本願明細書の「この自己収束消去メカニズムは,ファウラー-ノルドハイムトンネリングによる消去後にアバランシ-ホットキャリア注入を用いる。アバランシ-ホットキャリア注入により,メモリセルのしきい値電圧が,ある「定常状態」に収束する。」(0017段落)との記載から,先願発明の「収束V」は,本願発明ｔhの「定常状態しきい値電圧」に相当する。 (c)先願明細書の【0014】段落の「このF-N・トンネリングによる消去の後,ドレインDに例えば6Vのドレイン電圧V を印加してアバランシェ・ホット・キャリヤを注入するD(ステップS2)。」との記載から,先願発明の「消去後ドレイン電圧V 」は,接地電圧とD異なった値であることは明らかであり,この「消去後ドレイン電圧V 」は,「収束V」D ｔhが得られるように「ドレイン」に結合されているので,先願発明の「消去後ドレイン電圧V 」は,本願発明の「前記MOS装置に関して定常状態しきい値電圧が得られるように前記Dドレインに結合される,接地電圧と異なる第1の電圧」に相当する。 (d)先願発明の「ゲート電圧V 」は,図3の縦軸の収束Vが「0V」より大きな電圧G ｔhに対応する,図3の横軸の「ゲート電圧V [V]」の値が「0V」より大きい値であるかGら,接地電圧よりも大きい値(高い値)であることは明らかであり,また,先願発明の「ゲート電圧V 」は,先願明細書の【0014】段落の「このF-N・トンネリングによる消去のG後,ドレインDに例えば6Vのドレイン電圧V を印加してアバランシェ・ホット・キャリヤDを注入する(ステップS2)。このとき,コントロールゲートCGには,以下の条件を満足するゲート電圧V を印加する。」の記載から,「消去後ドレイン電圧V 」の「ドレイン」へG Dの印加と平行して「フローティングゲート」に印加するために,「フローティングゲート」に結合されていることは明らかであるから,先願発明の「ゲート電圧V 」は,本願発明の「接G地電圧より高い第2の電圧」に相当する。 そして,先願発明の「消去後ドレイン電圧V を印加する際に,D【数1】V >｛1+(C /C )｝V -UV・E・V-Vなる条件を満足するG D C D ｔh Pゲート電圧V をコントロールゲートに印加する」における「ゲート電圧V 」を印加するこG Gとによって,「収束V」をオフセットしているから,先願発明の「消去後ドレイン電圧ｔhV を印加する際に,D【数1】V >｛1+(C /C )｝V -UV・E・V-Vなる条件を満足するG D C D ｔh Pゲート電圧V をコントロールゲートに印加する」ことは,本願発明の「前記定常状態しきいG値電圧をオフセットするように前記フローティングゲートに結合される,接地電圧と異なる第2の電圧とを含む」ことに相当する。 よって,本願発明と先願発明とは,「フローティングゲート,接地に結合されるソース,およびドレインを有するMOS装置と,前記MOS装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合される,接地電圧と異なる第1の電圧と,前記定常状態しきい値電圧をオフセットするように前記フローティングゲートに結合される,接地電圧と異なる第2の電圧とを含む,メモリセル。」である点で一致し,両者の間に相違点は認められない。 よって,本願発明は,先願発明と実質的に同一であり,しかも,本願の発明者が先願発明に係る発明者と同一でなく,また,本願の出願時において,その出願人が先願の出願人と同一でもないから,特許法第29条の2の規定により特許を受けることができない。 (5)結論以上のとおりであるから,本願は,請求項1ないし4及び6ないし25に係る発明を検討するまでもなく,拒絶すべきものである。 よって,結論のとおり審決する。 第3当事者の主張1審決取消事由の要点(本件補正についての判断の誤り)(1)審決は,補正発明は先願発明と実質的に同一であるので特許法29条の2の規定により特許を受けることができず,本件補正は独立特許要件を満たしていないとして本件補正を却下した。 しかしながら,補正発明と先願発明は,?@補正発明においては定常状態しきい値電圧をUV消去しきい値電圧より小さくオフセットするが,先願発明においては,収束VとUV・E・Vとの関係は,収束V=UV・E・Vに限定さｔh ｔh ｔh ｔhれる点,?A補正発明ではゲート電圧(第2の電圧)が接地電圧(0V)よりも高いことが限定されているが,先願発明ではゲート電圧が接地電圧(0V)よりも高くなければならないという要求は存在しておらず,ゼロよりも低くなる場合がある点において,実質的に相違している。 上記?@について,先願明細書の段落【0019】,【0020】の記載によると,収束Vについて,ドレイン電流が流れ始めるのに必要なしきい値電圧(閾ｔh値電圧と同様。以下同じ)よりも高くなるのに十分なようにゲート電圧が設定されたときの唯一の現実的な関係は,収束V=UV・E・Vである。他方,補ｔh ｔh正発明は定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さい値にオフセットするものであり,これはV したがって,これらの実質的な相違点を看過したされた審決の補正却下の判断は誤りである。 (2)また,審決は,先願明細書の段落【0021】〜【0025】の記載に基づくことなく先願発明を認定しているが,段落【0021】〜【0025】には先願発明の他の実施例として,プログラミング後に,しきい値電圧のばらつきを減少するために一連の消去動作を繰り返して実行し,その後セルフ・コンバージェンスを再度実行することが開示されている。これに対して,補正発明は,しきい値電圧分布を収束させることがメモリ装置の劣化を引き起こしたことを認識してなされたものであり,先願発明のセルフ・コンバージェンス及び複数回消去方式のような,しきい値電圧の収束及び自己収束方式に対し,その改良をもたらすものであるから,補正発明は,この点においても先願発明と相違するものである。 被告は,この点に関して,段落【0021】〜【0025】は,「アバランシェ・ホット・キャリアの注入」と「メモリセルの消去」の順序が異なる先願明細書の請求項3〜5に関する記載であると主張するが,キャリアの注入と消去の順序の違いに重要性は認められず,段落【0021】〜【0025】を先願発明の認定の基礎から除外するべきではない。 (3)以上のとおり,審決は,本件補正に係る独立特許要件についての判断を誤って,本件補正を却下するとの誤った判断をしたものであり,その結果,本件補正後の請求項に基づいて認定されるべき発明の要旨を,本件補正前の請求項5の記載のとおり認定したものであるから,発明の要旨認定を誤ったものとして,取消しを免れない。 なお,仮に,本件補正前の請求項5のとおり発明の要旨認定がされるべきであるとしても,当該要旨認定に係る発明(本願発明)と先願発明とは,上記(1),(2)の各点と同様の実質的な相違点があるから,本願発明と先願発明が実質的に同一であるとした審決の判断は誤りであり,審決は取消しを免れない。 2被告の反論の要点(1)原告は,補正発明と先願発明との間には,?@補正発明においては定常状態しきい値電圧をUV消去しきい値電圧より小さくオフセットするが,先願発明においては,収束VとUV・E・Vとの関係は,収束V=UV・E・Vにｔh ｔh ｔh ｔh限定される点,?A補正発明ではゲート電圧(第2の電圧)が接地電圧よりも高いことが限定されているが,先願発明ではゲート電圧が接地電圧よりも高くなければならないという要求は存在しておらず,ゼロよりも低くなる場合がある点において,実質的に相違する旨主張する。 しかしながら,先願明細書には,収束VはUV・E・Vより小さいことｔh ｔhが実質的に記載されており,定常状態しきい値電圧をUV消去しきい値電圧より小さくオフセットすることが実質的に記載されているということができる。また,先願発明において,セルフ・コンバージェンスのために印加するゲート電圧V をG0Vより大きくすることは明らかであるから,先願発明のゲート電圧V は補正発G明における「接地電圧より高い第2の電圧」に相当する。 審決は,原告が主張する「実質的な相違点」について,上記のとおり判断した上,補正発明と先願発明が実質的に同一であるとしたものであり,審決の判断に誤りはない。 (2)また,原告が指摘する先願明細書の段落【0021】〜【0025】は,先願明細書の請求項3〜5についての記載であり,これらは「アバランシェ・ホット・キャリアの注入」の後に「メモリセルに対する消去を行うことを特徴とするフラッシュ型E PROMの消去方法」であるから,先願発明とは「アバランシェ・ホ2ット・キャリアの注入」と「メモリセルの消去」の順序が異なるものであることは明らかであり,原告の主張は失当である。 (3)したがって,審決の補正却下の判断に誤りはなく,これを前提とする本願発明の認定,本願発明と先願発明の対比にも誤りはないから,取消事由は理由がない。 第4当裁判所の判断1補正発明補正発明は,上記第2の2(2)のとおり,本件補正後の請求項5に記載された発明であり,同請求項を再掲すると,以下のとおりである(下線部分は補正箇所である。)。 「【請求項5】フローティングゲート,接地に結合されるソース,およびドレインを有するMOS装置と,前記MOS装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合される,接地電圧と異なる第1の電圧と,前記第1の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さな値にオフセットするように前記フローティングゲートに結合される,接地電圧より高い第2の電圧とを含む,メモリセル。」2先願発明(1)先願明細書等における開示ア先願明細書には下記(ｱ)〜(ｶ)の各記載があり,先願図面には下記(ｷ)の図3が示されている。 「【産業上の利用分野】本発明は,フラッシュ型E PROMの消去方法に関し,特に (ｱ)2ファウラ-ノルドハイム(F-N)・トンネリングによる消去の後に,ドレイン電圧を印加してアバランシェ・ホット・キャリヤを注入するフラッシュ型EPROMの消去方法に関す2(段落【0001】) る。」「【従来の技術】フラッシュ(一括消去)型E PROMにおいては,ソースとフロー(ｲ)2ティングゲートの間の容量結合比がセルによって違うため,消去後の閾値電圧Vにバラツｔhキが生じる。この閾値電圧Vのバラツキは,閾値電圧Vが0V未満となる過剰消去の原ｔh ｔh因となる。 過剰消去状態のセルは致命的な欠陥となる。すなわち,ビット線上のあるセルを読み出すときに,同一ビット線上に過剰消去のセルがあると,過剰消去状態のセルを通って電流が流れるために,オフ状態(書込み状態)のセルをオン状態と誤って判断してしまうことになる。また,過剰消去状態のセルを通って電流が流れることにより,ビット線電位が十分に上がらなくなるため,書込みもできなくなってしまう。 このフラッシュ型EPROMの最大の課題であった過剰消去の問題を解決する消去方法と2して,従来のF-N・トンネリングによる消去後,ドレイン電圧を印加してアバランシェ・ホット・キャリヤを注入する方法が開発された・・・。 この消去方法によれば,消去中に,仮に過剰消去になり得るセルがあったとしても,アバランシェ・ホット・キャリヤ注入後には回復し,最終的にはチャネル不純物濃度(以下,チャネル濃度と略称する)とゲート電圧によって決まる閾値電圧V(以下,収束Vと称する)ｔh ｔhに自動的に収束し(セルフ・コンバージェンス),過剰消去にはならない。例えば,コントロールゲートのゲート電圧Vが0Vであれば,紫外線によって消去したときの閾値電圧GV(以下,UV・E・Vと称する)を3Vとすると,収束Vが1.1Vとなり,よｔh ｔh ｔh(段落【0002】〜【0005】) って過剰消去を抑止することができる。」「【発明が解決しようとする課題】しかしながら,上記の従来の消去方法では,ゲー(ｳ)ト電圧V およびソース電圧V が共に0V,ドレイン電圧V が例えば6Vの条件下で行わG S Dれるが,この状態は書込み時の半選択セル(ビット線;選択,ワード線;非選択)と全く同じ状態であり,収束Vのところでも書込み時にリーク電流が流れるために,書込み時の消費ｔh電流が増大するという問題点がある。 ・・・(中略)・・・本発明は,上述した点に鑑みてなされたものであって,セルフ・コンバージェンスによる過剰消去抑止の効果を維持しつつ書込み時の消費電流の低減を可能としたフラッシュ型EPR2(段落【0006】,【0008】) OMの消去方法を提供することを目的とする。」「【課題を解決するための手段】上記目的を達成するために,本発明は,F-N・ト(ｴ)ンネリングによる消去の後に,ドレイン電圧V を印加してアバランシェ・ホット・キャリヤDを注入するフラッシュ型EPROMの消去方法において,コントロールゲート-フローティ2ングゲート間の結合容量をC ,フローティングゲート-ドレイン間の結合容量をC ,紫外C D線によって消去したときの閾値電圧をUV・E・V,プロセスに依存する電圧をV とすｔh Pるとき,消去後ドレイン電圧V を印加する際に,D【数5】V >｛1+(C /C )｝V -UV・E・V-VG D C D ｔh P(段落 なる条件を満足するゲート電圧Vをコントロールゲートに印加する。」G【0009】)「【作用】F-N・トンネリングによる消去後のセルフ・コンバージェンス時に,上 (ｵ)記条件を満足するゲート電圧V をコントロールゲートに印加することにより,セルフ・コンGバージェンスで収束させる収束Vを,フローティングゲート-ドレイン間の結合容量ｔhC で決まるドレイン電流が流れ始める閾値電圧以上にする。これにより,半選択セルにリーDク電流が流れないため,書込み時の消費電流を低減できる。また,収束VをUV・E・ｔhVとすることにより,UV・E・Vではメモリセルのフローティングゲートには電荷がｔh ｔhないことから,収束Vが変化しにくく,外部ストレスに対して安定なメモリセルとするこｔh(段落【0010】) とができる。」「【実施例】以下,本発明の実施例を図面に基づいて詳細に説明する。・・・(中(ｶ)略)・・・次に,本発明による消去方法の処理手順につき,図1のフローチャートにしたがって説明する。なお,V 用定電圧発生回路4およびV 用定電圧発生回路5では,各ステップの処理にG D応じた適当な値のゲート電圧V およびドレイン電圧V が適宜発生されるものとする。G D先ず,F-N・トンネリングによる消去を行う(ステップS1)。この処理ステップでは,コントロールゲートCGに高電圧を印加し,ドレインDを0Vにする。コントロールゲートCGに高電圧が印加されたことにより,フローティングゲートFGも高い電位となるため,フローティングゲートFGのトンネル部の酸化膜に高電界がかかる。その結果,フローティングゲートFGからドレインDへトンネル電流(F-N電流)が流れ出るため,消去が行われる。 このF-N・トンネリングによる消去の後,ドレインDに例えば6Vのドレイン電圧V をD印加してアバランシェ・ホット・キャリヤを注入する(ステップS2)。このとき,コントロールゲートCGには,以下の条件を満足するゲート電圧V を印加する。 Gすなわち,コントロールゲートCG-フローティングゲートFG間の結合容量をC ,フロCーティングゲートFG-ドレインD間の結合容量をC ,紫外線によって消去したときの閾値D電圧VをUV・E・V,プロセスに依存する電圧をV とするとき,ｔh ｔh P【数6】V >｛1+(C /C )｝V -UV・E・V-VG D C D ｔh Pなる条件を満足するゲート電圧V をコントロールゲートCGに印加する。図3に,収束GVのゲート電圧V に対する依存性を示す。これを数式で表わすと,ｔh G【数7】収束V=UV・E・V+V -V +Vｔh ｔh G D Pとなる。 上述したように,F-N・トンネリングによる消去後,ドレイン電圧V を印加してアバラDンシェ・ホット・キャリヤを注入することにより,チャネル濃度とゲート電圧V によって決Gまる閾値電圧である収束Vに収束する(セルフ・コンバージェンス)。すなわち,F-Nｔh・トンネリングによる消去中に,仮に過剰消去になり得るメモリセル1があったとしても,アバランシェ・ホット・キャリヤの注入によって回復し,最終的に収束Vに収束するためｔhに,過剰消去を防止できる。 ・・・(中略)・・・ところで,セルフ・コンバージェンスによる収束Vが,ドレイン電流I が流れ始めるｔh D閾値電圧以上であっても,収束V≠UV・E・Vのときは,フローティングゲートｔh ｔhFGに電荷が入っている状態である。フローティングゲートFGに電荷が入っていると,熱や時間などの外部ストレスによって閾値電圧Vが変化し易く,この閾値電圧Vの変化は,ｔh ｔhフラッシュ型E PROMの読出し速度などの仕様の変化につながる。 2そこで,収束Vがドレイン電流I が流れ始める閾値電圧以上であって,しかもUV・ｔh DE・Vの値になるように,セルフ・コンバージェンス時のゲート電圧V を設定する。こｔh Gのように,収束VをUV・E・Vとすることにより,UV・E・Vではメモリセルｔh ｔh ｔh1のフローティングゲートFGには電荷がないことから,収束Vが変化しにくく,外部スｔh(段落【0011】〜【001 トレスに対して安定なセルとすることができる。」6】,【0019】,【0020】)(ｷ) 図3イ上記アの各記載及び図示によると,先願明細書には次の事項が記載されているということができる。 (ｱ) フラッシュ(一括消去)型E PROMにおいて,しきい値電圧Vが2ｔh0V未満となる過剰消去状態のセルが生じることは,致命的な欠陥となるところ,この問題を解決する消去方法として,ドレイン電圧を印加してアバランシェ・ホット・キャリアを注入する方法が開発された。 この方法によると,消去中に仮に過剰消去になり得るセルがあったとしても,アバランシェ・ホット・キャリア注入後には回復し,しきい値電圧V(収束ｔhV)に自動的に収束(セルフ・コンバージェンス)し,過剰消去とならない。ｔhしかしながら,このような従来の消去方法では,ゲート電圧V 及びソース電圧GV が共に0V,ドレイン電圧V が6Vの条件で行われ,書込み時にリーク電流S Dが流れるために消費電流が増大するという問題点がある。 先願明細書記載の発明は,セルフ・コンバージェンスの効果を維持しつつ,書込み時の消費電流の低減を可能とするフラッシュ型E PROMの消去方法の提供を2目的とする。 (ｲ) 先願明細書記載の発明においては,セルフ・コンバージェンスによる収束Vはゲート電圧V に依存し,両者には上記ア(ｷ)の図3に示されるような関係ｔh G(これを式で表すと,「【数7】収束V=UV・E・V+V -V +ｔh ｔh G DV 」となる。ただし,UV・E・Vは紫外線消去時のしきい値電圧,V はP ｔh Dドレイン電圧,V はプロセスに依存する電圧を意味する。以下同じ。)があるとPの知見に基づいて,F-N・トンネリングによる消去後のセルフ・コンバージェンス時に,一定の条件(「【数5】V >｛1+(C /C )｝V -UV・E・G D C DV-V )」との条件。ただし,C はフローティングゲート-ドレイン間のｔh P D結合容量,C はコントロールゲート-フローティングゲート間の結合容量を意味Cする。)を満たすゲート電圧V をコントロールゲートに印加し,収束VをドG ｔhレイン電流(リーク電流)が流れ始めるしきい値電圧以上にすることによって,リーク電流が流れないようにし,書込時の消費電流を低減するという発明の目的を達成する。 (ｳ) さらに,収束Vを紫外線消去時のしきい値電圧UV・E・Vとするｔh ｔhことにより,フローティングゲートに電荷が入らない状態となり,収束Vが変ｔh化しにくく,外部ストレスに対して安定なセルとすることができる。 (2)先願発明の認定上記(1)によると,先願明細書には,「F-N・トンネリングによる消去後,ドレイン電圧V を印加してアバランシェ・ホット・キャリヤを注入して,チャネルD濃度とゲート電圧V によって決まる閾値電圧である収束Vに収束(セルフ・G ｔhコンバージェンス)させるフラッシュ型E PROMの消去方法において,2コントロールゲート-フローティングゲート間の結合容量をC ,フローティンCグゲート-ドレイン間の結合容量をC ,紫外線によって消去したときの閾値電圧DをUV・E・V,プロセスに依存する電圧をV とするとき,ｔh P消去後ドレイン電圧V を印加する際に,DV >｛1+(C /C )｝V -UV・E・V-VG D C D ｔh Pなる条件を満足するゲート電圧V をコントロールゲートに印加することを特徴とGするフラッシュ型E PROMの消去方法。」との,審決が認定したとおりの先願2発明が記載されているものと認められる。 さらに,先願明細書には,先願発明を前提として,上記における収束Vを紫ｔh外線消去時のしきい値電圧UV・E・Vとすることにより,外部ストレスに対ｔhする安定性を高めるフラッシュ型E PROMの消去方法の発明についても記載さ2れているものと認められる。 3取消事由の検討先願発明における「フラッシュ型E PROM」,「収束V」及び「消去後2ｔhドレイン電圧V 」が,補正発明における「フローティングゲート,接地に結合さDれるソース,およびドレインを有するMOS装置」,「定常状態しきい値電圧」及び「『前記MOS装置に関して定常状態しきい値電圧』が得られる『ように前記ドレインに結合される,接地電圧と異なる第1の電圧』」に,それぞれ相当することについて,当事者間に争いはない。 (1)原告は,先願発明においては,「収束Vについて,ドレイン電流が流れｔh始めるのに必要なしきい値電圧よりも高くなるのに十分なようにゲート電圧が設定されたときの唯一の現実的な関係は,収束V=UV・E・Vである。他ｔh ｔh方,補正発明は定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さい値にオフセットするものであり,これはV 2しかしながら,先願明細書には,上記2(1)のとおり,リーク電流が流れないようにし,書込時の消費電流を低減するという発明の目的が明示されており,この目的を達成するものとして,先願発明に係る技術思想が開示されているのであるから,先願明細書には,上記のような外部ストレスに対する安定性を高めるフラッシュ型E PROMの消去方法の前提となる先願発明が,独立の技術思想として開示2されていることは明らかである。 そうすると,先願発明における収束Vは,収束V=UV・E・Vの場ｔh ｔh ｔh合に限定されないものであり,先願発明は,「定常状態しきい値電圧をUV消去電圧よりも小さくオフセットするもの」(収束V 先願発明は,上記2(1)イ(ｲ)のとおり,セルフ・コンバージェンスによる収束Vはゲート電圧V に依存し,両者には図3(上記2(1)ア(ｷ))に示されるよｔh Gうな関係があるとの知見に基づくものであり,図3の関係を式で表すと,「【数7】収束V=UV・E・V+V -V +V 」となるとされるほか,図3ｔh ｔh G D Pのグラフは,ゲート電圧=0Vの座標点よりも左下方向(つまり,横軸であるゲート電圧がマイナスの方向)に,わずかではあるが延びていることが認められ,上記【数7】によって示される式及び図3のグラフのみからすると,ゲート電圧が接地電圧(0V)よりも低い場合が想定され得るようにも見える。 しかしながら,先願発明は,上記2(1)イ(ｱ),(ｲ)のとおり,ゲート電圧V がG0Vの条件で行われる従来の消去方法において,リーク電流が流れるために書込時の消費電流が増大するという問題を解決するために,F-N・トンネリングによる消去後のセルフ・コンバージェンス時に,一定の条件(「【数5】V >｛1+G(C /C )｝V -UV・E・V-V )」との条件)を満たすゲート電圧D C D ｔh PV をコントロールゲートに印加し,収束Vをドレイン電流(リーク電流)がG ｔh流れ始めるしきい値電圧以上にするというものであるから,ここで印可するゲート電圧V が0V(接地電圧)よりも高いものであることは明らかである。 Gそうすると,先願発明のゲート電圧は,補正発明のゲート電圧と同様,接地電圧よりも高いものであるから,原告の主張を採用することはできない。 (3)さらに,原告は,先願明細書における段落【0021】〜【0025】の記載を根拠として,先願発明は「セルフ・コンバージェンス及び複数回消去方式のような,しきい値電圧の収束及び自己収束方式」であるとし,補正発明はこれに対する改良をもたらすものであるから,補正発明は,この点においても先願発明と相違する旨主張する。 ア先願明細書の特許請求の範囲の請求項3〜5は,次のとおり記載されている。 「【請求項3】 E PROMからなるメモリセルがマトリクス状に配置されて構成されたメモ2リアレイにおいて,ゲート電圧をV ,紫外線によって消去したときの閾値電圧をUV・E・GV,プロセスに依存する電圧をV ,アバランシェ・ホット・キャリヤの注入によって自ｔh P動的に収束する閾値電圧を収束Vとするとき,前記メモリアレイを構成する全てのメモリｔhセルを書込み状態にした後に,【数3】V =V +UV・E・V+V -収束VD G ｔh P ｔhなる条件を満足するドレイン電圧V をドレインに印加することによって閾値電圧を前記収束DVに収束させ,しかる後前記メモリアレイを構成するメモリセルに対する消去を行うことｔhを特徴とするフラッシュ型E PROMの消去方法。 2【請求項4】 前記メモリセルに対する消去を,前記メモリアレイを構成する全てのメモリセルに対して,又はセル単位で選択的に行うことを特徴とする請求項3記載のフラッシュ型E2PROMの消去方法。 【請求項5】 前記メモリセルに対する消去を,【数4】収束V=UV・E・Vｔh ｔhなる条件を満足する収束Vをコントロールゲートに印加することによって行うことを特徴ｔhとする請求項4記載のフラッシュ型E PROMの消去方法。」2イ先願明細書の段落【0021】〜【0025】には,次の記載がある。 「なお,上記実施例では,図4の例において,1ワード線(=1セクタ)で,1ワード線のみ消去する場合について説明したが,一括消去を狙う場合には,図5に示すように,ほとんどのビットの消去V分布を1Vの幅の範囲に入れる必要がある。これは,1本のビット線のｔh2048セルのうち1/4が収束Vよりも下にいったとしただけでも,512セルがリーｔhク電流を流してしまうからである(10A/セルとして1mA)。 μ上述した一連の消去動作を行う場合,メモリアレイを構成するEPROMからなるメモリ2セルの全てを書込み状態(フローティングゲートに電子が入っている状態)にする動作が消去動作に先立って行われる。この書込み動作において,書込み速度と書込みディスターブなどの原因によって書込み後のメモリセルの閾値電圧Vが数Vの範囲でばらつくことになる。こｔhこで,書込みディスターブとは,書込み時にドレイン又はゲートのいずれか一方にしか電圧を印加しなかった場合に閾値電圧Vが変化しないようにセルが作られるのであるが,ドレイｔhン又はゲートのいずれか一方だけに電圧を印加した場合でも閾値電圧Vがシフトする現象ｔhを言う。 このように,書込み後のメモリセルの閾値電圧Vがばらつくことから,深めに閾値電圧ｔhVを書き込まないと,Vシフト不足のセルが発生してしまうことになるため,書込み時ｔh ｔh間を長くしなければならない。また,書込みディスターブ特性が悪いときも,Vシフト不ｔh足になり,読出し速度が遅くなるなどの悪影響を及ぼすことになる。そこで,本発明による他の実施例では,メモリセル全てが書込み状態にあるとき,セルフコンバージェンスによって書込み後のメモリセルの閾値電圧Vを,ある一定のVに収束させるようにしている。 ｔh ｔhすなわち,図10のフローチャートにおいて,先ず,メモリアレイを構成する全てのメモリセル(又は,あるブロック内のメモリセル)を書込み状態にし(ステップS11),続いて書込み後の閾値電圧Vのばらつきを小さくするためにセルフコンバージェンスを行う(ステｔhップS12)。このセルフコンバージェンスでは,書込み後の閾値電圧Vを例えば6.5ｔhVに収束させる場合,数7の数式に収束V=6.5Vを代入することにより,【数8】ｔhV =V +UV・E・V+V -6.5となり,この数式の条件を満足するドレイン電圧D G ｔh PV ,ゲート電圧V をドレイン,ゲートに印加する。D Gその結果,メモリセルの閾値電圧Vは6.5V付近に収束し,Vのばらつきは小さくｔh ｔhなる。このようにしてメモリセルの閾値電圧Vを6.5V付近に収束させ,Vのばらつｔh ｔhきを小さくした後,先述した本発明に係る一連の消去動作を実行し(ステップS13),この消去動作を全ビットに対して終了したと判定する(ステップS14)まで繰り返す。」ウ上記ア,イによると,先願明細書の段落【0021】〜【0025】の記載は,請求項3〜5に記載された発明の実施例についての記載であると認められ,先願明細書には,これらの記載によって,書込み後のメモリセルのしきい値電圧Vがばらつくことによる問題を解決するため,メモリセルすべてが書込み状態ｔhにあるとき,セルフ・コンバージェンスによって書込み後のメモリセルのしきい値電圧Vを,ある一定のVに収束させるようにする発明が開示されているもｔh ｔhのと認められる。 しかしながら,審決及び本判決が,先願明細書に基づいて認定した「先願発明」は,上記2(1)のとおり,リーク電流が流れないようにし,書込時の消費電流を低減するという目的を達成するため,同(2)の構成を備えた発明であって,この先願発明が,先願明細書の請求項3〜5及び段落【0021】〜【0025】に開示された上記発明とは別個の発明と観念されることは明らかである。そして,先願発明とは別個の発明が,先願発明と並んで先願明細書に開示されており,この発明と補正発明との間に,仮に原告が主張するような相違があるとしても,先願発明と補正発明との間に相違があることにはならないから,原告の主張は失当であるといわざるを得ない。 (4)上記(1)〜(3)のとおり,補正発明と先願発明との間に原告が主張する相違点が存在するとは認められず,これらが実質的に同一であるとして,本件補正を却下した審決の判断に誤りはないから,審決が発明の要旨を本件補正前の請求項5の記載のとおり認定したことは正当である。 なお,原告は,本願発明と先願発明の対比に関し,両発明は,上記(1)〜(3)における原告主張と同様の各点において,実質的に相違するとも主張する。 しかしながら,上記第2の2(1),(2)の各特許請求の範囲を対比すれば明らかなとおり,補正発明において,「定常しきい値電圧」をオフセットする値が「紫外線消去時のしきい値電圧より小さな値」に限定され,かつ,「第2の電圧」が「接地電圧より高い」と限定されているのに対して,本願発明においては,「定常しきい値電圧」をオフセットする値に限定はなく,「第2の電圧」についても「接地電圧と異なる」とされる点でのみ先願発明と異なるのであるから,上記(1)〜(3)において説示したところに照らし,本願発明が先願発明と相違しないことは明らかである。 (5)以上によれば,原告主張の取消事由は理由がなく,本件補正を却下した上,本願発明と先願発明の対比を行い,これらが実質的に同一であるとした審決の判断に誤りはない。 4結論以上の次第で,本訴請求は棄却されるべきであるから,主文のとおり判決する。 |
| 裁判長裁判官 | 石原直樹 |
|---|---|
| 裁判官 | 榎戸道也 |
| 裁判官 | 杜下弘記 |