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| 審判番号（事件番号） | データベース | 権利 |
|---|---|---|
| 平成19ワ4544特許権侵害差止請求事件 | 判例 | 特許 |
| 平成18ワ15809損害賠償請求事件 | 判例 | 特許 |
| 平成18ワ19307特許権侵害差止等請求事件 | 判例 | 特許 |
| 平成19ワ11944特許権侵害差止等請求事件 | 判例 | 特許 |
| 平成16ワ21737特許権侵害差止等請求事件 | 判例 | 特許 |
| 関連ワード | 新規性 / 公然知られ(29条1項1号) / 進歩性(29条2項) / 容易に発明 / 周知技術 / 公知技術 / 技術的範囲 / 先行技術 / 発明の詳細な説明 / 発明の概要 / 単一性 / 悪意 / クレーム / 優先日 / 対象製品 / 出願経過 / 参酌 / 文言解釈 / 均等 / 置き換え / 置換 / 置換可能性 / 同一の作用効果 / 置換容易性 / 容易に想到(容易想到性) / 意識的除外(意識的に除外) / 特許発明 / 実施 / 交換 / 間接侵害 / 構成要件 / のみ用いる / 一般に流通 / 課題解決に不可欠(課題の解決に不可欠) / 差止請求(差止) / 侵害 / 過失推定(過失の推定) / 損害額 / 不法行為(民法709条) / 実施権 / 専用実施権 / 混同 / 拒絶理由通知 / 請求の範囲 / 変更 / |
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| 元本PDF |
裁判所収録の全文PDFを見る
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| 事件 |
平成
18年
(ワ)
6548号
損害賠償等請求事件
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アメリカ合衆国カリフォルニア州＜以下略＞ 原告インターナショナル レクティファイヤー コーポレーション 訴訟代理人弁護士上山浩 同 川井信之 訴訟代理人弁理士谷義一 同 新開正史 補佐人弁理士濱中淳宏 東京都千代田区＜以下略＞ 被告新 電元工業株式会社 訴訟代理人弁護士松本直樹 同 牧野知彦 補佐人弁理士畑中孝之 |
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| 裁判所 | 東京地方裁判所 |
| 判決言渡日 | 2007/10/23 |
| 権利種別 | 特許権 |
| 訴訟類型 | 民事訴訟 |
| 主文 |
１原告の請求をいずれも棄却する。 ２訴訟費用は，原告の負担とする。 ３本件につき原告のために控訴の付加期間を３０日と定める。 |
| 事実及び理由 | |
|---|---|
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全容
第1請求1被告は,原告に対し,金4億円及びこれに対する平成18年4月18日から支払済みまで年5分の割合による金員を支払え。 2被告は,別紙物件目録記載の製品を生産し,譲渡し,輸入し,又は譲渡の申出をしてはならない。 3被告は,その占有に係る前項記載の製品を廃棄せよ。 第2事案の概要本件は 「シャットダウン機能を有する安定器用集積回路」についての特許 ,権(特許番号第2994314号)及び「抵抗をブートストラップ・ダイオードに直列結合したモノリシック・ゲート・ドライバ・デバイス」についての特許権(特許番号第2898272号)を有している原告が,被告が製造・販売した別紙物件目録記載の半導体装置が上記各特許権の特許発明の技術的範囲に属し,またはその間接侵害品(特許法101条1号,2号)に当たり,その生産・譲渡・輸入・譲渡の申出が上記特許権を侵害したものであると主張して,被告に対し,上記半導体装置の生産・譲渡・輸入・譲渡の申出の差止及び上記半導体装置の廃棄並びに損害賠償金4億円及びこれに対する遅延損害金(不法行為の後の日である平成18年4月18日から支払済みまで民法所定の年5分の割合によるもの )の支払を求めている事案である。 。 1前提となる事実等(当事者間に争いがないか,該当箇所末尾掲記の各証拠及び弁論の全趣旨により認められる )。 ( ) 原告が有している特許権11原告は,次の特許権を有している(以下 「本件特許権1」といい,その ,特許を「本件特許1」という(甲1,甲3)。)。 ア特 許 番 号第2994314号イ発明の名称シャットダウン機能を有する安定器用集積回路ウ出願日平成9年10月17日エ優先日1996年(平成8年)10月21日オ登録日平成11年10月22日カ本件特許1の特許出願の願書に添付した明細書(以下「本件明細書1」というの特許請求の範囲 請求項5 の記載は 次のとおりである 以 。)(),(下,請求項5の特許発明を「本件特許発明1」という。本判決添付の本件特許1の特許公報参照。。)「直流バス電源により負荷回路を駆動する回路において,直流バス電源に接続され,直流バス電源に接続された第1および第2の直流端子と,負荷回路に対して出力信号を供給するための共通端子とを有するハーフブリッジの構成で接続された第1および第2のMOSゲート型パワー半導体デバイスと,上記共通端子は,上記第1及び第2のMOSゲート型パワー半導体デバイス間のノードにおいて設けられており,上記第1および第2のMOSゲート型パワー半導体デバイスをそれぞれ駆動するための第1および第2の出力と,上記第1および第2のMOSゲートパワー半導体デバイスのうちの一方のターンオンを,上記第1および第2のMOSゲートパワー半導体デバイスのうちの他方のターンオフ後,遅延時間間隔の間,遅延させることにより,上記第1および第2のMOSゲートパワー半導体デバイスの同時駆動を防止するデッドタイム遅延回路と,外部タイミングコンデンサ上の電圧からなる上記ロー論理レベル信号がしきい値電圧より低いときに,上記第1および第2のMOSゲート型パワー半導体デバイスをターンオンおよびターンオフさせるための高圧側および低圧側出力の上記供給を停止させるための上記ロー論理レベル信号に接続されたシャットダウン回路とを有する自己発振駆動回路とからなり,上記シャットダウン回路は,上記外部タイミングコンデンサ上の電圧を上記しきい値電圧と比較するしきい値電圧検出回路を有することを特徴とする回路 」。 ( ) 原告が有している特許権22原告は,次の特許権を有している(以下 「本件特許権2」といい,その ,特許を「本件特許2」という(甲2,甲4)。)。 ア特 許 番 号第2898272号イ発明の名称抵抗をブートストラップ・ダイオードに直列結合したモノリシック・ゲート・ドライバ・デバイスウ出願日平成10年4月23日エ優先日1997年(平成9年)4月23日オ登録日平成11年3月12日カ本件特許2の特許出願の願書に添付した明細書(以下「本件明細書2」という )の特許請求の範囲の請求項1の記載は,次のとおりである(以 。 下,請求項1の特許発明を「本件特許発明2」という。本判決添付の本件特許2の特許公報参照。。)「電力回路において,少なくとも1個の高位側MOSゲート・トランジスタと,前記高位側MOSゲート・トランジスタに直列結合された,電源の高位および低位電力端子と並列にブリッジ回路を形成することが可能な少なくとも1個の低位側MOSゲート・トランジスタと,前記高位側MOSゲート・トランジスタの伝導特性を変化させることが可能な出力を有する高位側ドライバ回路と,前記高位側および低位側トランジスタを有するブートストラップ構成内に構築され,前記高位側ドライバ回路に動作電圧を供給する直列結合されたダイオードおよびキャパシタと,前記低位側MOSゲート・トランジスタの伝導特性を変化させることが可能な出力を有する低位側ドライバ回路と,前記低位側ドライバ回路に結合され,前記低位側ドライバ回路に動作電圧を供給する低位側電圧源であって,前記直列結合されたダイオードおよびキャパシタと直列な低位側電圧源と,前記高位側および低位側MOSゲート・トランジスタと直列に位置づけられ,前記高位側および低位側MOSゲート・トランジスタ内の伝導変化に応答して前記低位側MOSゲート・トランジスタを流れる電流を誘導する漂遊インダクタンスと,前記低位側電圧源と前記ダイオードとの間で直列結合され,前記ダイオードを通じて前記キャパシタに流れ込む前記漂遊インダクタンスによる前記誘導電流の成分を減少させる第1電流制限要素と,前記低位電力端子と前記低位側電圧源との間で直列結合され,前記ダイオードを通じて前記キャパシタに流れ込む前記漂遊インダクタンスによる前記誘導電流の成分を減少させることが可能な第2電流制限要素とを備えることを特徴とする電力回路 」。 キ本件明細書2の特許請求の範囲の請求項3の記載は,次のとおりである(以下,請求項3の特許発明を「本件特許発明3」という。本判決添付の本件特許2の特許公報参照。。)「請求項2に記載の電力回路において,前記漂遊インダクタンスによる前記誘導電流は持続時間を有し,前記第1抵抗は第1抵抗値を有し,前記第2抵抗は第2抵抗値を有し,前記キャパシタはキャパシタンスを有し,前記第1抵抗値と前記キャパシタンスとの積は前記持続時間よりも十分に大きく,前記第2抵抗値と前記キャパシタンスとの積は前記持続時間よりも十分に大きいことを特徴とする電力回路 」。 ク本件明細書2の特許請求の範囲の請求項2の記載は,次のとおりである(本判決添付の本件特許2の特許公報参照。。)「請求項1に記載の電力回路において,前記第1電流制限要素は第1抵抗であり,前記第2電流制限要素は第2抵抗であることを特徴とする電力回路 」。 ケ本件明細書2の特許請求の範囲の請求項7の記載は,次のとおりである(以下,請求項7の特許発明を「本件特許発明4」といい,本件特許発明,,「」。 1 本件特許発明2 本件特許発明3と併せて 本件各特許発明 という本判決添付の本件特許2の特許公報参照。。)「請求項6に記載の電力回路において,前記漂遊インダクタンスによる前記誘導電流は持続時間を有し,前記第1抵抗は第1抵抗値を有し,前記第2抵抗は第2抵抗値を有し,前記キャパシタはキャパシタンスを有し,前記第1抵抗値と前記キャパシタンスとの積は前記持続時間よりも十分に大きく,前記第2抵抗値と前記キャパシタンスとの積は前記持続時間よりも十分に大きいことを特徴とする電力回路 」。 コ本件明細書2の特許請求の範囲の請求項6の記載は,次のとおりである(本判決添付の本件特許2の特許公報参照。。)「請求項5に記載の電力回路において,前記第1電流制限要素は第1抵抗であり,前記第2電流制限要素は第2抵抗であることを特徴とする電力回路 」。 サ本件明細書2の特許請求の範囲の請求項5の記載は,次のとおりである(本判決添付の本件特許2の特許公報参照。。)「電力回路において,少なくとも1個の高位側MOSゲート・トランジスタと,前記高位側MOSゲート・トランジスタに直列結合された,電源の高位および低位電力端子と並列にブリッジ回路を形成することが可能な少なくとも1個の低位側MOSゲート・トランジスタと,前記高位側MOSゲート・トランジスタの伝導特性を変化させることが可能な出力を有する高位側ドライバ回路と,前記高位側および低位側トランジスタを有するブートストラップ構成内に構築され,前記高位側ドライバ回路に動作電圧を供給する直列結合されたダイオードおよびキャパシタと,前記低位側MOSゲート・トランジスタの伝導特性を変化させることが可能な出力を有する低位側ドライバ回路と,前記低位側ドライバ回路に結合され,前記低位側ドライバ回路に動作電圧を供給する低位側電圧源であって,前記直列結合されたダイオードおよびキャパシタと直列な低位側電圧源と,前記低位側および高位側ドライバ回路の間で結合されたサブストレイト・ダイオードであって,前記サブストレイト・ダイオードのカソードは前記ダイオードと前記キャパシタとの接合点に接続されているサブストレイト・ダイオードと,前記高位側および低位側MOSゲート・トランジスタと直列に位置づけられ,前記高位側および低位側MOSゲート・トランジスタ内の伝導変化に応答して前記低位側MOSゲート・トランジスタを流れる電流を誘導する漂遊インダクタンスと,前記低位側電圧源と前記ダイオードとの間で直列結合され,前記ダイオードを通じて前記キャパシタに流れ込む前記漂遊インダクタンスによる前記誘導電流の成分を減少させる第1電流, , 制限要素と 前記低位電力端子と前記低位側電圧源との間で直列結合され前記ダイオードを通じて前記キャパシタに流れ込む前記漂遊インダクタンスによる前記誘導電流の成分を減少させることが可能な第2電流制限要素と,前記低位電力端子から前記サブストレイト・ダイオードへ直列結合され,前記サブストレイト・ダイオードを通じて前記キャパシタに流れ込む前記漂遊インダクタンスによる前記誘導電流の成分を減少させる第3電流制限要素とを備えることを特徴とする電力回路 」。 ( ) 構成要件3本件各特許発明を構成要件に分説すると,次のとおりである(以下,分説した各構成要件をその符号に従い「構成要件1-A」のように表記する。。)ア本件特許発明11-A直流バス電源により負荷回路を駆動する回路において,1-B直流バス電源に接続され,直流バス電源に接続された第1および第2の直流端子と,負荷回路に対して出力信号を供給するための共通端子とを有するハーフブリッジの構成で接続された第1および第2のMOSゲート型パワー半導体デバイスと,1-C上記共通端子は,上記第1及び第2のMOSゲート型パワー半導体デバイス間のノードにおいて設けられており,1-D上記第1および第2のMOSゲート型パワー半導体デバイスをそれぞれ駆動するための第1および第2の出力と,1-E上記第1および第2のMOSゲートパワー半導体デバイスのうちの一方のターンオンを,上記第1および第2のMOSゲートパワー半導体デバイスのうちの他方のターンオフ後,遅延時間間隔の間,遅延させることにより,上記第1および第2のMOSゲートパワー半導体デバイスの同時駆動を防止するデッドタイム遅延回路と,1-F外部タイミングコンデンサ上の電圧からなる上記ロー論理レベル信号がしきい値電圧より低いときに,上記第1および第2のMOSゲート型パワー半導体デバイスをターンオンおよびターンオフさせるための高圧側および低圧側出力の上記供給を停止させるための上記ロー論理レベル信号に接続されたシャットダウン回路と1-Gを有する自己発振駆動回路とからなり,1-H上記シャットダウン回路は,上記外部タイミングコンデンサ上の電圧を上記しきい値電圧と比較するしきい値電圧検出回路を有する1-Iことを特徴とする回路。 イ本件特許発明22-A電力回路において,2-B少なくとも1個の高位側MOSゲート・トランジスタと,2-C前記高位側MOSゲート・トランジスタに直列結合された,電源の高位および低位電力端子と並列にブリッジ回路を形成することが可能な少なくとも1個の低位側MOSゲート・トランジスタと,2-D前記高位側MOSゲート・トランジスタの伝導特性を変化させることが可能な出力を有する高位側ドライバ回路と,2-E前記高位側および低位側トランジスタを有するブートストラップ構成内に構築され,前記高位側ドライバ回路に動作電圧を供給する直列結合されたダイオードおよびキャパシタと,2-F前記低位側MOSゲート・トランジスタの伝導特性を変化させることが可能な出力を有する低位側ドライバ回路と,2-G前記低位側ドライバ回路に結合され,前記低位側ドライバ回路に動作電圧を供給する低位側電圧源であって,前記直列結合されたダイオードおよびキャパシタと直列な低位側電圧源と,2-H前記高位側および低位側MOSゲート・トランジスタと直列に位置づけられ,前記高位側および低位側MOSゲート・トランジスタ内の伝導変化に応答して前記低位側MOSゲート・トランジスタを流れる電流を誘導する漂遊インダクタンスと,2-I前記低位側電圧源と前記ダイオードとの間で直列結合され,前記ダイオードを通じて前記キャパシタに流れ込む前記漂遊インダクタンスによる前記誘導電流の成分を減少させる第1電流制限要素と,2-J前記低位電力端子と前記低位側電圧源との間で直列結合され,前記ダイオードを通じて前記キャパシタに流れ込む前記漂遊インダクタンスによる前記誘導電流の成分を減少させることが可能な第2電流制限要素と2-Kを備えることを特徴とする電力回路。 ウ本件特許発明33-A構成要件2-Aに同じ(電力回路において ),3-B構成要件2-Bに同じ(少なくとも1個の高位側MOSゲート・トランジスタと ),3-C構成要件2-Cに同じ(前記高位側MOSゲート・トランジスタに直列結合された,電源の高位および低位電力端子と並列にブリッジ回路を形成することが可能な少なくとも1個の低位側MOSゲート・トランジスタと ),3-D構成要件2-Dに同じ(前記高位側MOSゲート・トランジスタの伝導特性を変化させることが可能な出力を有する高位側ドライバ回路と ),3-E構成要件2-Eに同じ(前記高位側および低位側トランジスタを有するブートストラップ構成内に構築され,前記高位側ドライバ回路に動作電圧を供給する直列結合されたダイオードおよびキャパシタと ),3-F構成要件2-Fに同じ(前記低位側MOSゲート・トランジスタの伝導特性を変化させることが可能な出力を有する低位側ドライバ回路と ),3-G構成要件2-Gに同じ(前記低位側ドライバ回路に結合され,前記低位側ドライバ回路に動作電圧を供給する低位側電圧源であって,前記直列結合されたダイオードおよびキャパシタと直列な低位側電圧源と ),3-H構成要件2-Hに同じ(前記高位側および低位側MOSゲート・トランジスタと直列に位置づけられ,前記高位側および低位側MOSゲート・トランジスタ内の伝導変化に応答して前記低位側MOSゲート・トランジスタを流れる電流を誘導する漂遊インダクタンスと ),3-I構成要件2-Iに同じ(前記低位側電圧源と前記ダイオードとの間で直列結合され,前記ダイオードを通じて前記キャパシタに流れ込む前記漂遊インダクタンスによる前記誘導電流の成分を減少させる第1電流制限要素と ),3-J構成要件2-Jに同じ(前記低位電力端子と前記低位側電圧源との間で直列結合され,前記ダイオードを通じて前記キャパシタに流れ込む前記漂遊インダクタンスによる前記誘導電流の成分を減少させることが可能な第2電流制限要素と)3-K前記第1電流制限要素は第1抵抗であり,前記第2電流制限要素は第2抵抗であり,3-L前記漂遊インダクタンスによる前記誘導電流は持続時間を有し,3-M前記第1抵抗は第1抵抗値を有し,前記第2抵抗は第2抵抗値を有し,前記キャパシタはキャパシタンスを有し,3-N前記第1抵抗値と前記キャパシタンスとの積は前記持続時間よりも十分に大きく,3-O前記第2抵抗値と前記キャパシタンスとの積は前記持続時間よりも十分に大きいこと3-Pを特徴とする電力回路。 エ本件特許発明44-A構成要件2-Aに同じ(電力回路において ),4-B構成要件2-Bに同じ(少なくとも1個の高位側MOSゲート・トランジスタと ),4-C構成要件2-Cに同じ(前記高位側MOSゲート・トランジスタに直列結合された,電源の高位および低位電力端子と並列にブリッジ回路を形成することが可能な少なくとも1個の低位側MOSゲート・トランジスタと ),4-D構成要件2-Dに同じ(前記高位側MOSゲート・トランジスタの伝導特性を変化させることが可能な出力を有する高位側ドライバ回路と ),4-E構成要件2-Eに同じ(前記高位側および低位側トランジスタを有するブートストラップ構成内に構築され,前記高位側ドライバ回路に動作電圧を供給する直列結合されたダイオードおよびキャパシタと ),4-F構成要件2-Fに同じ(前記低位側MOSゲート・トランジスタの伝導特性を変化させることが可能な出力を有する低位側ドライバ回路と ),4-G構成要件2-Gに同じ(前記低位側ドライバ回路に結合され,前記低位側ドライバ回路に動作電圧を供給する低位側電圧源であって,前記直列結合されたダイオードおよびキャパシタと直列な低位側電圧源と ),4-H前記低位側および高位側ドライバ回路の間で結合されたサブストレイト・ダイオードであって,前記サブストレイト・ダイオードのカソードは前記ダイオードと前記キャパシタとの接合点に接続されているサブストレイト・ダイオードと,4-I構成要件2-Hに同じ(前記高位側および低位側MOSゲート・トランジスタと直列に位置づけられ,前記高位側および低位側MOSゲート・トランジスタ内の伝導変化に応答して前記低位側MOSゲート・トランジスタを流れる電流を誘導する漂遊インダクタンスと ),4-J構成要件2-Iに同じ(前記低位側電圧源と前記ダイオードとの間で直列結合され,前記ダイオードを通じて前記キャパシタに流れ込む前記漂遊インダクタンスによる前記誘導電流の成分を減少させる第1電流制限要素と ),4-K構成要件2-Jに同じ(前記低位電力端子と前記低位側電圧源との間で直列結合され,前記ダイオードを通じて前記キャパシタに流れ込む前記漂遊インダクタンスによる前記誘導電流の成分を減少させることが可能な第2電流制限要素と)4-L前記低位電力端子から前記サブストレイト・ダイオードへ直列結合され,前記サブストレイト・ダイオードを通じて前記キャパシタに流れ込む前記漂遊インダクタンスによる前記誘導電流の成分を減少させる第3電流制限要素と( , 4-M構成要件3-Kに同じ 前記第1電流制限要素は第1抵抗であり前記第2電流制限要素は第2抵抗であり ),4-N構成要件3-Lに同じ(前記漂遊インダクタンスによる前記誘導電流は持続時間を有し ),4-O構成要件3-Mに同じ(前記第1抵抗は第1抵抗値を有し,前記第2抵抗は第2抵抗値を有し,前記キャパシタはキャパシタンスを有し ),4-P構成要件3-Nに同じ(前記第1抵抗値と前記キャパシタンスとの積は前記持続時間よりも十分に大きく ),4-Q構成要件3-Oに同じ(前記第2抵抗値と前記キャパシタンスとの積は前記持続時間よりも十分に大きいこと)4-Rを特徴とする電力回路。 ( ) 被告製品4被告は,訴外松下電工株式会社(以下「松下電工」という )との開発委 。 託契約に基づき,松下電工の指定する仕様に従って別紙物件目録記載の半導体装置(以下「被告製品」という )を開発し,これらを製造して,松下電 。 工及び同社グループの他社に販売している。 本件特許発明1との対比において,被告製品が組み込まれた別紙回路目録1記載のランプ安定回路(以下「本件ランプ安定回路1」という )の構成 。 を示すと,別紙第1図面のとおりである(平成18年8月8日付け被告準備書面1添付の〔被告説明図3 。なお,原告は,その後提出の平成18年9 〕月22日付け準備書面(3)の2頁記載の図1で,改めて回路構成を図示しており,?@ブートストラップダイオード回路の内容を表示するかどうか,?A低位電力端子-Hｖと低位側電圧源との間に抵抗R3があるかどうかなどの点において,相違する図面を提示しているものの,?@は,本件特許発明1との関係を判断する上では,影響しないところであり,また,?Aについても,平成18年12月22日付け訴え変更の申立書(2)の7頁において,R3は,低位電力端子-Hｖと低位側電圧源との間には存在せず,低位電力端子-Hｖと第2のMOSゲート型パワー半導体デバイスQ2との間に存在することを認めるに至っていることからすれば,本件ランプ安定回路1は,上記〔被告説明図3〕のとおり,特定するのが相当である。。)本件特許発明2ないし4との対比において,被告製品が組み込まれた別紙(「」。) 回路目録2記載のランプ安定回路 以下 本件ランプ安定回路2 というの構成を示すと,別紙第2図面のとおりである(平成18年12月22日付け訴え変更の申立書(2)の7頁記載の図1 。)( ) 本件特許発明1と本件ランプ安定回路1との対比5本件ランプ安定回路1の構成は,別紙第1図面のとおりであり,これによれば,本件ランプ安定回路1は,交流からIC駆動用の直流を取り出す回路を備えているから,直流バス電源により負荷回路(ランプ回路)を駆動する回路である(構成要件1-A,1-I 。)また,本件ランプ安定回路1は,直流バス電源に接続され,直流バス電源に接続された第1及び第2の直流端子と,負荷回路(ランプ回路)に対して出力信号を供給するための共通端子とを有するハーフブリッジの構成で接続された第1及び第2のMOSゲート型パワー半導体デバイスQ1 Q2と 構 ,(成要件1-B ,上記共通端子は,上記第1のMOSゲート型パワー半導体 )デバイスQ1及び第2のMOSゲート型パワー半導体デバイスQ2間のノードにおいて設けられており(構成要件1-C ,上記第1及び第2のMOS )ゲート型パワー半導体デバイスQ1,Q2をそれぞれ駆動するための第1及び第2の出力(H 及びL からの出力)と(構成要件1-D ,上記第1及OO )び第2のMOSゲートパワー半導体デバイスQ1,Q2のうちの一方のターンオンを,上記第1及び第2のMOSゲートパワー半導体デバイスQ1,Q,,, 2のうちの他方のターンオフ後 遅延時間間隔の間 遅延させることにより上記第1及び第2のMOSゲートパワー半導体デバイスQ1,Q2の同時駆動を防止するデッドタイム遅延回路と(構成要件1-E)を有する自己発振駆動回路(構成要件1-G)を構成に含むものである。 ,, , したがって 本件ランプ安定回路1は 本件特許発明1の構成要件のうち構成要件1-Aないし1-E,1-G及び1-Iを充足する。 ( ) 本件特許発明2ないし4と本件ランプ安定回路2との対比6本件ランプ安定回路2の構成は,別紙第2図面のとおりであり,これによ,,(,, れば 本件ランプ安定回路2は 電力回路であり 構成要件2-A 3-A4-A,2-K,3-P,4-R ,少なくとも1個の高位側MOSゲート )・トランジスタQ1と(構成要件2-B,3-B,4-B ,前記高位側M )OSゲート・トランジスタQ1に直列結合された,電源の高位電力端子+Hｖ及び低位電力端子-Hｖと並列にブリッジ回路を形成することが可能な少(, なくとも1個の低位側MOSゲート・トランジスタQ2と 構成要件2-C3-C,4-C ,前記高位側MOSゲート・トランジスタQ1の伝導特性 )を変化させることが可能な出力を有する高位側ドライバ回路(構成要件2-D,3-D,4-D)と,前記高位側トランジスタQ1及び低位側トランジスタQ2を有するブートストラップ構成内に構築され,前記高位側ドライバ回路に動作電圧を供給する直列結合されたダイオードD1およびキャパシタC1と(構成要件2-E,3-E,4-E ,前記低位側MOSゲート・ト )ランジスタQ2の伝導特性を変化させることが可能な出力を有する低位側ドライバ回路と(構成要件2-F,3-F,4-F ,前記低位側ドライバ回 )路に結合され,前記低位側ドライバ回路に動作電圧を供給する低位側電圧源であって,前記直列結合されたダイオードD1及びキャパシタC1と直列な低位側電圧源と(構成要件2-G,3-G,4-G ,前記高位側MOSゲ )ート・トランジスタQ1及び低位側MOSゲート・トランジスタQ2と直列に位置づけられ,前記高位側MOSゲート・トランジスタQ1及び低位側MOSゲート・トランジスタQ2内の伝導変化に応答して前記低位側MOSゲート・トランジスタQ2を流れる電流を誘導する漂遊インダクタンスLと(構成要件2-H,3-H,4-I ,前記低位側及び高位側ドライバ回路 )の間で結合されたサブストレイト・ダイオードであって,前記サブストレイト・ダイオードのカソードは前記ダイオードD1と前記キャパシタC1との接合点に接続されているサブストレイト・ダイオードDｓｕbと(構成要件4-H)を備えている。また,前記低位側電圧源及び前記ダイオードD1と直列結合された第1抵抗R1と,前記低位電力端子-Hｖ及び前記低位側電圧源と直列結合された第2抵抗R3とを備え(構成要件3-K,4-M ,)前記漂遊インダクタンスLによる前記誘導電流は持続時間を有し(構成要件3-L,4-N ,前記第1抵抗R1は第1抵抗値を有し,前記第2抵抗R )3は第2抵抗値を有し,前記キャパシタC1はキャパシタンスを有し(構成要件3-M,4-O ,前記第1抵抗値と前記キャパシタンスとの積は前記 )持続時間よりも十分に大きく(構成要件3-N,4-P ,前記第2抵抗値 )と前記キャパシタンスとの積は前記持続時間よりも十分に大きいこと(構成要件3-O,4-Q)を特徴とする。 ,, , したがって 本件ランプ安定回路2は 本件特許発明2の構成要件のうち構成要件2-Aないし2-H及び2-Kを,本件特許発明3の構成要件のうち,構成要件3-Aないし3-H,3-Kないし3-Pを,本件特許発明4のうち,構成要件4-Aないし4-I,4-Mないし4-Rを充足する。 他方,前記低位側電圧源及び前記ダイオードD1と直列結合された第1抵抗R1は 「前記低位側電圧源と前記ダイオードD1との間」に配置されて ,いない点で構成要件2-I,3-I,4-Jを文言解釈上充足せず,前記低位電力端子-Hｖ及び前記低位側電圧源と直列結合された第2抵抗R3は,「前記低位電力端子-Hｖと前記低位側電圧源との間」に配置されていない点で構成要件2-J,3-J,4-Kを文言解釈上充足しない。 2本件の争点( ) 本件ランプ安定回路1は,本件特許発明1の技術的範囲に属するか(本件1ランプ安定回路1は,構成要件1-F,1-Hを充足するか (争点1 。 ))( ) 本件ランプ安定回路1は,本件特許発明1と均等か(争点2 。 2 )( ) 本件特許1は無効とされるべきものか(争点3 。 3 )( ) 本件特許権1に係る被告の責任原因(争点4)4( ) 本件ランプ安定回路2は,本件特許発明2と均等か(争点5 。 5 )( ) 本件ランプ安定回路2は,本件特許発明3と均等か(争点6 。 6 )( ) 本件ランプ安定回路2は,構成要件4-Lを充足するか(争点7 。 7 )( ) 本件ランプ安定回路2は,本件特許発明4と均等か(争点8 。 8 )( ) 本件特許2は無効とされるべきものか(争点9 。 9 )() 本件特許権2に係る被告の責任原因(争点10)10() 損害額(争点11)113争点に関する当事者の主張( ) 争点1(本件ランプ安定回路1は,本件特許発明1の技術的範囲に属する1か(本件ランプ安定回路1は,構成要件1-F,1-Hを充足するか))。 についてア原告の主張本件ランプ安定回路1は,本件特許発明1の構成要件をいずれも充足するから,本件特許発明1の技術的範囲に属する。 )本件ランプ安定回路1が,本件特許発明1の構成要件のうち,構成要a件1-Aないし1-E 1-G及び1-Iを充足することは 上記1( ) , , 5のとおりである。 )本件特許発明1の技術思想との関係では,構成要件1-F,1-Hのb「外部タイミングコンデンサ」とは,シャットダウン回路の外部に設けられたもので,ランプ故障の検知に用いられ,シャットダウン等のタイミングを決定するコンデンサを意味することが明らかである。 被告製品は,ランプ故障を検知すると,SDピン(ピン19)に接続されているコンデンサ11の電圧が低下して,所定のしきい値を下回る, () と Q1及びQ2をターンオン・ターンオフさせるための高圧側 HO及び低圧側(L )の供給を停止する。これにより,ランプ故障時には O。,, Q1及びQ2の両方がターンオフする このように コンデンサ11はシャットダウン回路の外部に設けられており,シャットダウンを開始するタイミングを決定している。 また,SDピン(ピン19)の電圧,すなわちコンデンサ11の電圧が一定値を上回ると,CLKピン(ピン6)の電圧は低い周波数で発振を開始し,CLKピンの電圧のピークの3回目でC ピン(ピン9)がT発振を開始し,回路は自己発振を開始する。このように,コンデンサ11は,シャットダウン回路の外部に設けられており,回路の起動のタイミングを決定している。 以上から明らかなとおり,コンデンサ11が「外部タイミングコンデ」(,),, ンサ構成要件1-F 1-H に該当し 本件ランプ安定回路1はコンデンサ11上の電圧からなるロー論理レベル信号がしきい値電圧より低いときに,Q1及びQ2をターンオン・ターンオフさせるための高圧側及び低圧側出力の上記供給を停止させるための上記ロー論理レベル信号に接続されたシャットダウン回路を備えている。 そして,当該シャットダウン回路は,コンデンサ11上の電圧をしきい値電圧と比較するしきい値電圧検出回路を有している。 したがって,本件ランプ安定回路1は,本件特許発明1の構成要件1-F,1-Hを充足する。 )被告は 「外部タイミングコンデンサ」とは,自己発振駆動回路の発c ,振の周波数を定めるコンデンサを意味すると主張する。 しかし,本件特許発明1の特許請求の範囲には単に「外部タイミングコンデンサ」と記載されているだけであるから,当該記載から自己発振駆動回路の発振の周波数を定めるコンデンサのみを意味すると限定解釈する理由はないし,特許請求の範囲に記載の発明は実施例に限定されるわけではなく,実施例の記載を根拠に限定解釈することは許されない。 また,本件特許発明1の特徴は,ランプ故障を検知すると,第1及び第2のMOSゲート型パワー半導体デバイスをターンオン及びターンオフさせるための出力の供給を停止させることにより,両方のMOSゲート型パワー半導体デバイスをターンオフさせるように動作する点にある。そして,ランプ故障を検知する手段として,抵抗やコンデンサを組み合わせて構成される故障検出回路を設け,故障検出回路の出力をロー論理レベル信号としてICに入力することは周知技術であり,ロー論理レベル信号をコンデンサ上の電圧の変化として検知することも周知技術である。したがって,本件特許発明1の技術思想との関係では 「外部,タイミングコンデンサ」を自己発振駆動回路の発振の周波数を定めるコンデンサのみを指すと限定的に解釈すべき理由はない。 さらに,本件特許発明1については,平成11年1月7日付け拒絶理由通知書に照応してなされた平成11年7月29日付け補正(以下「本件補正」という )において,シャットダウン回路が外部タイミングコ 。 ンデンサの電圧に基づいて動作する旨を追加する補正がなされているものの,かかる補正及び同日付け意見書を参酌しても 「外部タイミング ,コンデンサ」を自己発振駆動回路の発振の周波数を定めるコンデンサに限定解釈すべき理由はない。すなわち,本件補正は,補正前の請求項から引用例を除外する目的で「上記ロー論理レベル信号」を限定したものではなく,その意義をより明確にするために,補正前と内容を変更することなく 「上記ロー論理レベル信号」の意義を明確化するために「外 ,部タイミングコンデンサ上の電圧からなる」ものであることの記載を加えたものにすぎない。 )被告の後記イ)の主張は,特開平6-188090号公報(甲8。 db以下「甲8公報」という )に本件特許発明1と同様の“両方オフ”の 。 構成が開示されているということに依拠している。 しかし,被告は,MOSトランジスタ(MOSゲート型パワー半導体デバイス)のシャットダウンと,負荷回路のシャットダウン(ランプ回路への電力供給の停止)を混同している。 本件明細書1記載のように,負荷回路をシャットダウンする(ランプ回路への電力供給の停止)方法の一つは,IC内の自己発振駆動回路の自己発振を停止することであるものの,それだけでは,H ・L の一OO方がのままになってしまう場合があるから,両方のMOSトランHighジスタを確実にターンオフ(シャットダウン)することはできない。また,負荷回路をシャットダウンする他の従来技術としては,ICの電源を落とす方法もあるものの,例えば,高圧側のMOSトランジスタがオンした状態でICの電源が落ちると,高圧側のMOSトランジスタがオンのままになってしまいシャットダウンされない場合がある。 このように,ランプ故障時にランプに対する電力供給をシャットダウンする方法は従来技術において周知のものであったが,両方のMOSトランジスタを確実にターンオフし,回路の再起動時に回路の破壊を防止するようにする構成は従来技術には存在していなかった。 本件特許発明1は,ランプ故障を検知した際,又は,回路の再起動におけるスタートアップシーケンスにおいて,確実に両方のMOSトランジスタをターンオフするようにして,この問題を解決したものであり,これが本件特許発明1の特徴であり,本質的部分である。 甲8公報には 「BOSFET25および27の着火を阻止すること ,によって,ランプは完全にシャット・オフされる( 0023 )と 。」【】の記載があるものの 「着火の阻止」とは「ターンオン(着火)をしな ,いようにする」という意味であると解され,MOSFET#1スイッチ回路25/MOSFET#2スイッチ回路27内の高圧側MOSFET(判決注・MOSトランジスタと同じ )と低圧側MOSFETのスイ 。 ッチングを停止して,高圧側MOSFETと低圧側MOSFETのターンオン処理をそれ以上繰り返すことを停止するという意味にすぎない。 これは,この記載が通常動作時に関する記載であり,ランプ故障時に関する記載ではないことからも明らかである。 また,ランプ故障を検知した場合の処理については 「このような誤 ,りが検出されると,誤り検出器21はMOSFETゲート・ドライバー23にMOSFET切換え回路25および27への信号を変化させ,それによってランプへの電力は減少するか又は完全にシャット・オフされる( 0024 )と記載されているものの,これは,MOSFET 。」【】#1スイッチ回路25/MOSFET#2スイッチ回路27のスイッチング周波数,すなわちMOSFETゲート・ドライバー23の発振周波数を増大させること,又は,MOSFETゲート・ドライバー23の発振を停止することを意味していると解される。なお,高圧側MOSFET及び低圧側MOSFETの両方が確実にターンオフするかどうかは,MOSFET#1スイッチ回路25/MOSFET#2スイッチ回路27の内部回路の構成に依存するものの,図1にはその内部回路の構成は一切記載されておらず,高圧側MOSFET及び低圧側MOSFETの両方が確実にターンオフするかどうかは一切不明である。 このように,甲8公報に開示されているのは,ランプ故障を検知すると,回路の(自己)発振の周波数を増大させることによりランプへの供給電力を減少させるか,あるいは(自己)発振を停止してランプへの供給電力をシャット・オフさせるという構成であり,両方のMOSFETを確実にターンオフするという構成は開示も示唆もされていない。 )被告は,構成要件1-Fの「上記ロー論理レベル信号」が,請求項1 eの「ロー論理レベル信号」を指すものであると主張する。 しかし,請求項5は独立請求項であり,請求項1を参照する関係にないから,被告の主張は特許法上採り得ない。請求項5には 「第1およ ,び第2の直流端子「負荷回路に対して出力信号を供給するための共 」,通端子「第1および第2のMOSゲート型パワー半導体デバイス」 」,など,他にも請求項1と共通する用語があるが,これらには請求項1を参照すべく「上記」が付されていない。以上からすれば,構成要件1-Fの「上記ロー論理レベル信号」の「上記」は単純な誤記であり,これをないものとして解すべきである。 また,発明の単一性要件から独立請求項相互も一般的発明概念を形成するように連関しているのであるから,各独立請求項が一定の共通性を有していることは当然である。しかし,独立請求項である以上は独立して一つの発明を構成するのであり,一方の独立請求項中の用語の意義について,他方の独立請求項中の用語にのみ係る要素(外部タイミングコンデンサの電圧からなるロー論理レベル信号に接続された入力制御端子を有するタイマ回路)まで付加した上で限定解釈した意義に解すべき理由はない。被告の主張は,この点で特許法の原則を無視したもので,採用の余地はない。 イ被告の反論本件ランプ安定回路1は,本件特許発明1の構成要件1-F,1-Hを充足しない。 )構成要件1-F,1-Hの「外部タイミングコンデンサ」とは,次にa述べるとおり,本件明細書1全体及び出願経過における出願人(原告)の主張によれば,発振のタイミング(周波数)を決めるコンデンサを指すと解すべきである。 )本件特許発明1について,出願当初の明細書では,単に出力FETの b両方をオフにするシャットダウン回路自体が発明内容であるかのように記載されつつ,実施例としては発振用のタイミングコンデンサを接続する端子(C ピン)によってICの中のシャットダウン回路(両方をオTフにするもの)が起動する内容が記載されていた。 原告は,拒絶理由通知を受けた後,本件補正によって,クレームに,シャットダウン回路の起動が「外部タイミングコンデンサ」端子への信号による旨を追加記載したのである。本件特許発明1は,両方のFETをオフにするための回路をICの内部に設けるにあたって,他のピンと兼用することにより,ICのパッケージを従来と変える必要がない方法を提案し,しかもC ピンと兼用することによって,従来のICで不完T全なシャットダウンをしていた場合と外部回路の付け方まで同じにできる場合があるようにしたものである。 拒絶理由通知の引用文献2(甲8公報)には“両方オフ”が示されており,本件特許発明1とこれとの相違点は,補正した「外部タイミングコンデンサ上の電圧からなる」ということ,すなわち“C ピン兼用”Tの点にある。甲8公報では 「BOSFET25および27の着火を阻 ,止することによって,ランプは完全にシャットオフされる (6欄30 」行目以下)とされている。この「BOSFET」とあるのは「MOSFET」の誤りであり,また 「MOSFET25および27は180電 ,気度の間隔を置いて高電圧と接地との間に交互に着火され,高周波数出力は2つの絶縁変圧器29および31の入力に供給される(6欄6。」行目以下)との記載からすれば 「着火」はFETをオン,すなわち導 ,通させることを意味しているから,この記載は“両方オフ”を意味している。原告の主張する周波数の調節だけでは,普通は「完全にシャットオフ にはならない 原告も 本件補正の際の意見書 甲11 以下 本 」。,(。「件意見書」という )では,上記引用文献2(甲8公報)について 「本 。 ,引例のシャットダウン回路は,ランプの障害または除去による負荷電流,, 変化に基いてシャットダウンするものでありますが 本願発明のように外部タイミングコンデンサ(C ピン)の電圧降下を検出し,これに基Tいてトランジスタのゲート駆動信号をターンオフさせるものではありません(4頁10行目)として “両方オフ”ではないとの主張はして 。」,いない。拒絶理由通知における引用文献1(特開平8-37092号公報。以下「甲7公報」という )については 「引用文献1の回路は, 。,不足電圧状態の発生時において,ハーフブリッジ接続されたトランジスタ(引用文献中,トランジスタ20,21)のスイッチング動作を停止させるようにのみ動作し(4頁2行目)として “両方オフ”でない ,」,点を強く主張しているのと対照的である。 また,本件特許権1の請求項1では,シャットダウン回路の要件の前に,発振回路の時定数コンデンサ(タイミングコンデンサ)への言及があり,これを指して「前記」として,そのコンデンサの電圧によってIC中のシャットダウン回路を起動する旨が記載されている。そして,原告は,本件意見書(甲11)では 「請求項5(旧請求項6)におきま ,しても請求項1と同様の補正を行いました(1頁19行目)として, 。」本件特許発明1(請求項5)についても同じ趣旨の補正をしたと主張している。 , ()c)被告製品のコンデンサ11は ICのシャットダウンピン ピン19につながっており,ここにはランプの不具合を検知する外部回路の出力が入ってくる。コンデンサ11は,ノイズでシャットダウン回路が誤動作することを防ぐために,ノイズ電圧を吸収する趣旨で入れてあるものである。このピンは,IC内のシャットダウン回路のみにつながっており,本件特許発明1のような発振のためのコンデンサ接続と兼用にはなっていない。発振用コンデンサをつなぐピンは,別のピン(ピン9,Cピン)である。また,コンデンサ11は,そもそも,タイミングを規T(,, 定するためのコンデンサではない それでも コンデンサである以上は電気を蓄える働きにより,その接続された箇所の電圧変動のタイミングに何らかの影響を与えることは必然である。したがって,コンデン 。)サ11は,構成要件1-F,1-Hの「外部タイミングコンデンサ」に当たらない。 )構成要件1-Fの「上記ロー論理レベル信号」とは,請求項1の「外d部タイミングコンデンサの電圧からなるロー論理レベル信号に接続され」「」 た入力制御端子を有するタイマ回路と における ロー論理レベル信号を指しており 「外部タイミングコンデンサの電圧からなるロー論理レ ,」。 ベル信号に接続された入力制御端子を有するタイマ回路 の信号であるすなわち 「タイマ回路」の入力制御端子と,シャットダウンの「ロー ,論理レベル信号」との接続が規定されている。 被告製品のコンデンサ11及び19番ピン(シャットダウン・ピン)は独立したものであり,発振のためのタイマ回路と接続されていないから,コンデンサ11上の電圧からなる信号は,構成要件1-Fの「上記ロー論理レベル信号」を充足しない。 原告は 「上記ロー論理レベル信号」の「上記」が誤記であると主張 ,する しかし 本件明細書1の他の部分や本件意見書との関係でも上 。, ,「記」とあってこそ内容的に整合する。 ( ) 争点2(本件ランプ安定回路1は,本件特許発明1と均等か )について2 。 ア原告の主張仮に,構成要件1-F,1-Hの「外部タイミングコンデンサ」が文言上「自己発振駆動回路の発振周波数を定めるコンデンサ」を意味するとしても,本件ランプ安定回路1のコンデンサ11は,構成要件1-F,1-Hの「外部タイミングコンデンサ」と均等であるから,本件ランプ安定回路1は本件特許発明1の技術的範囲に属する(予備的主張 。))本件ランプ安定回路1における自己発振駆動回路の発振周波数を定めaるためのコンデンサは,コンデンサ2であり,ランプ故障を検知した際に所定のしきい値電圧と比較されるのは,ランプ故障検知用のコンデンサであるコンデンサ11上の電圧であるから,構成要件1-F,1-Hの「外部タイミングコンデンサ」が「自己発振駆動回路の発振周波数を定めるコンデンサ」を意味するとすれば,コンデンサ11は構成要件1-F,1-Hの「外部タイミングコンデンサ」に当たらない。 ,「 」, しかし コンデンサ11と 外部タイミングコンデンサ との相違は本件特許発明1の本質的部分ではない。すなわち,本件特許発明1の本質的部分は,ランプ故障が発生した場合に,第1及び第2のMOSゲートパワー半導体デバイスの両方をターンオフすることにあり,ランプ故障検知用のコンデンサとして,自己発振の周波数を定めるためのコンデンサを用いるか,それともランプ故障検知専用などの他の目的で設けられたコンデンサを用いるかは設計事項にすぎないからである。 被告は,本件特許発明1の本質的部分は,C ピンとシャットダウンTピンを兼用して,両方のMOSトランジスタをオフにすることであると主張するようである。しかし,シャットダウン時にMOSトランジスタのゲートに電荷が蓄積されたままになりオンしたままになることが乙12号証記載のように希なことであるとしても,確実に故障を回避することにより製品の信頼性を高めることは重要な技術的課題である。確実に両方のMOSトランジスタをターンオフすることができないことが技術的課題として知られていたとしても,両方のMOSトランジスタを確実にターンオフすることが発明の本質的部分になり得ないということにはならない。また,本件明細書1及び出願経過のいずれにおいても,被告主張のように,C ピンとシャットダウンピンを兼用することが従来技 T術との相違であるということは記載されていないし,出願経過において「外部タイミングコンデンサ上の電圧からなる」という文言を請求項に加えたのは 「上記ロー論理レベル信号」の意義を明確化しただけで, ,従前の技術的範囲を限定したものではない。 )ランプ故障を検知する手段として,故障検出回路の出力をロー論理レbベル信号としてICに入力するために,コンデンサ上の電圧の変化として検知することは周知技術である。そして,自己発振の周波数を定めるコンデンサの他にコンデンサを設けて,当該コンデンサをランプ故障検知用のコンデンサとして利用しても,第1及び第2のMOSゲートパワー半導体デバイスの両方をターンオフし,回路の再起動時にMOSゲートパワー半導体デバイスの両方がオンになって回路を破壊することを防止するという本件特許発明1の目的を達することができ,同一の作用効果を有する。したがって,本件ランプ安定回路1のコンデンサ11は,本件特許発明1の「外部タイミングコンデンサ」と置換することが可能である。 , , 被告は 被告製品はC ピンとシャットダウンピンを兼用しておらずT本件特許発明1のように8ピンのICパッケージに収めることができないし,異常時にC ピン電圧を下げる従来品を前提とした周辺回路に差Tし替えて使うこともできないから,本件特許発明1と同一の作用効果を奏するものではないと主張するようである。しかし,被告の主張する上記効果が本件特許発明1の作用効果であるとする根拠は,本件明細書1及び出願経過のいずれにも見出せない。本件特許発明1の作用効果は,ランプ故障等の異常発生時に両方のMOSトランジスタを確実にターンオフして回路の破壊等を防止することであり,この効果が被告製品にも存することは,被告も争っていない。 )自己発振の周波数を定めるコンデンサの他にコンデンサを設けて,当 c該コンデンサをランプ故障検知用のコンデンサとして用いることは,当業者にとって容易であり,何らの困難性もない。重要なことは,コンデンサ上の電圧低下によりランプ故障を検知した後の処理,すなわち,第1及び第2のMOSゲートパワー半導体デバイスの両方をターンオフすることであり,ランプ故障検知用のコンデンサの種類を置換することは設計事項にすぎない。したがって,本件特許発明1の「外部タイミングコンデンサ」を本件ランプ安定回路1のコンデンサ11に置換することは容易に想到することができるものである。 )本件特許発明1の「外部タイミングコンデンサ」を本件ランプ安定回d路1のコンデンサ11に置換したとしても,ランプ故障時に第1及び第2のMOSゲートパワー半導体デバイスの両方をターンオフするという構成は,公知技術と同一又は当業者が出願時に容易に推考できたものとはいえない。 被告提出の先行文献のどれ一つとして,シャットダウンピンに接続されたコンデンサ上の電圧がしきい値より低くなることで異常状態を検知して両方のMOSトランジスタを確実にオフする構成を開示したものは存在しない。 )本件補正は,補正前の「上記ロー論理レベル信号」の意義を明確化すeるためになされたもので,補正の前後でクレームから意識的に除外されたものはない。この理は 「外部タイミングコンデンサ」を自己発振駆 ,動回路の発振周波数を定めるためのコンデンサと限定解釈したとしても,何ら異なるところはない。 イ被告の反論本件ランプ安定回路1の構成は,本件特許発明1の構成と均等とはいえない。 )原告は,本件特許発明1の本質的部分について,ランプ故障が発生し aた場合に,第1及び第2のMOSゲートパワー半導体デバイスの両方をターンオフすることにあり,これにより,回路の再起動時にMOSゲートパワー半導体デバイスの両方が同時にオンになって回路を破壊することを防止している,と主張する。 しかし,単に回路として両方をオフにする構成を取ることは,従来から一般的になされていることである。本件明細書1でも,従来技術の説, ,「, 明として 不足電圧ロックアウト回路について図4の回路の欠点はソケット内でランプが交換されるときのように故障状態が終了したときに,チップに供給される電源電圧Vがその不足電圧のしきい値以下CCに放電されているため,全体の電力上昇手順が繰り返されなければならないことである。実際には,回路はパワートランジスタ40,42の両方をオフさせるためにIC30の不足電圧ロックアウト回路122に依存している( 0020 )と記載して,これを認めている。 。」【】本件特許発明1は,これを避けるように,電源電圧ではなくてC ピTン兼用で両方をオフにする回路を設けるというものである。請求項5が「 」 外部タイミングコンデンサ上の電圧からなる上記ロー論理レベル信号により起動するシャットダウン回路としているのは,この趣旨である。 “両方オフ”と“C ピン兼用”の双方が,本件特許発明1の本質的T部分である。 被告製品のシャットダウン回路は 「両方をターンオフ」する回路で ,はあるが,C ピン兼用での起動ではなく,この違いは本質的である。 T)被告製品は,C ピン兼用での起動ではなく,36本の端子があり, b Tパッケージとしては40本の端子を設けることができる大きさのものを使用しているから,本件特許発明1のように8ピンのICパッケージに収めることができない。また,被告製品は,異常時にC ピン電圧を下Tげる,従来品を前提とした周辺回路に差し替えて使うこともできない。 このように,被告製品は,本件特許発明1と同一の作用効果を奏するものではない。 )被告製品における“両方オフ”という構成だけなら先行技術にあり,c又は,それから容易に想到し得るものである。シャットダウンの点につ, , いては 被告製品は独立のピンを設けている当たり前の回路であるから出願時公知の技術である。 )本件補正の経過とその際に提出された本件意見書の内容に照らして,d被告製品のようなシャットダウン用に独立のピンを設けた回路は,本件補正で除外されたものであり,意識的除外に当たる。 ( ) 争点3(本件特許1は無効とされるべきものか )について3 。 ア被告の主張本件特許発明1は,原告主張の解釈(構成要件1-Fの「外部タイミングコンデンサ上の電圧からなる上記ロー論理レベル信号」についての無限HIP5500 HIGH VOLTAGE 500VPOWER 定な解釈)を前提とすると 「() , DC」と題する文献(乙8。以下「乙8文献」という, SUPPLY DRIVER IC 。)甲7公報,甲8公報,特開昭63-175393号公報(乙7。以下「乙7公報 というPICデータブック と題する文献 乙9 以下 乙 」。),「」(。「9文献」という,米国特許第5550436号公報(乙13。以下「乙 。)13公報」という「 」と 。),SELF-OSCILLATING HALF-BRIDGE DRIVER題する文献(乙14。以下「乙14文献」という。また,上記各文献ないし公報に記載された発明を「乙8発明「甲7発明」などという )に記 」,。 載された公知の発明と同一であり,若しくは,これに基づいて当業者が容易に発明をすることができたものであるから,特許法29条1項1号又は同条2項により特許を受けることができず,特許無効審判により無効にされるべきものである。したがって,同法104条の3第1項により,原告の本件特許権1の行使は許されない。 )乙8文献による新規性の欠如についてa( ) 乙8文献の12頁の図11FIGURE11. DEMO BOARD SCHEMATICの「VBUS」がプラスに 「COM」がマイナスに接続されている。 ,すなわち,この極性の「直流バス電源」によるものであり 「負荷回路 ,」,, 。 を駆動する回路 であるから 乙8発明は 構成要件1-Aを充足する図11におけるプラスに接続された「VBUS」及びマイナスに接続された「COM」が「直流バス電源に接続された第1および第2の直流端子」に当たり 「Q1」と「Q2」の間からつながる「C」のつなが ,「 」 っている箇所が 負荷回路に対して出力信号を供給するための共通端子に当たる 「Q1」と「Q2」が「第1および第2のMOSゲート型パ 。 ワー半導体デバイス」であり,これらは「ハーフブリッジの構成で接続され」ているから,乙8発明は,構成要件1-Bを充足する。 図11における「C」端子は 「上記第1及び第2のMOSゲート型 ,パワー半導体デバイス間のノードにおいて設けられており」のとおり,「Q1」と「Q2」の間からつながっており,乙8発明は,構成要件1-Cを充足する。 図11における「19」番端子の「HO」と 「12」番端子の「L ,O」が,それぞれ「第1および第2の出力」に当たり,乙8発明は,構成要件1-Dを充足する。 乙8文献の3頁の図3( )にFIGURE3. OSCILLATORS WAVEFORMS見るとおり 「」と記載された時間だけ遅れて,反対側が , tDEAD TIMEオンになる。すなわち,乙8発明には 「同時駆動を防止するデッドタ ,イム遅延回路」が備えられており,構成要件1-Eを充足する。 乙8文献の前記図11の「C4」は,ICの外部にあるコンデンサであり,これによって電圧変化のタイミングも影響を受けるので,原告主張の解釈に従えば「外部タイミングコンデンサ」に当たり,このコンデンサの電圧が,原告主張の解釈に従えば「上記ロー論理レベル信号」に当たる 「低位側の低電圧状態(VとGNDの間で検知される)は, 。 CC低位側ドライバのラッチ回路を直ちにリセットし,NOR回路への入力を通じて『ｏff』信号が高位側および低位側の両方のパワーMOSFETへ送られるように働く乙8文献6頁 との記載からすれば第 。」(),「1および第2のMOSゲート型パワー半導体デバイス」の両方について「供給を停止」するものである。乙8文献の6頁左欄中程からの説明によれば 「」回路(低電圧ロックアウト回路)は, ,Under-Voltage Lockout「C4」の電圧が所定の電圧より低いときに両方のMOSトランジスタをオフにするものであり 「シャットダウン回路」に当たるから,乙8 ,発明は,構成要件1-Fを充足する。 乙8発明の回路も自己発振を元にして駆動する回路であり,5番ピン(C 端子)に接続された外部コンデンサへの充電と放電によって発振Tをするための回路が内蔵されているから,構成要件1-Gを充足する。 図11における低電圧ロックアウト回路は 「C4」という外部のコ ,ンデンサの電圧が所定より低い場合に両方のMOSトランジスタをオフにするものであり,この機能は「しきい値電圧検出回路」によっているから,原告主張の解釈に従えば,乙8発明は,構成要件1-Hを充足する。 乙8発明の回路は,構成要件1-Aないし1-Hをすべて充足する回路であるから,構成要件1-Iを充足する。 以上のとおり,原告主張の解釈を前提とすれば,乙8発明の低電圧ロ, , ックアウト回路は 本件特許発明1のすべての構成要件を充足するから本件特許発明1は新規性がなく,無効である。 FIGURE2. HIP5500 FUNCTIONAL また,乙8文献の2頁の図2(によれば その左上方の上から2番目の端子が S BLOCK DIAGRAM ), 「D」とされており,シャットダウン起動のための端子である。これが比較器を経てNOR回路(OR回路の反転出力)のそれぞれの入力の一つとなっているので,結局 「SD」が起動すると,ドライブ出力(HO ,とLO)はいずれもオフになる。 このように,乙8文献には“両方オフ”が開示されているから,本件特許発明1は,この点でも新規性がなく,無効である。 原告は,両方をターンオフするように動作するか否か不明であると主張する。しかし,高圧側と低圧側のそれぞれについて,多入力のNOR回路(OR回路の反転出力)が入っていて,その入力の一つはSDピン。 , からコンパレータを介して通じている SDピンがアクティブになればそれだけでこのNOR回路がアクティブになるので,両方のドライブはオフにならざるを得ない。 )甲7公報による新規性の欠如についてb甲7公報の図2の「22」がプラス 「23」がマイナス側に接続さ ,れている。すなわち,甲7発明は,この極性の「直流バス電源」によるものであり 「負荷回路を駆動する回路」であるから,構成要件1-A ,を充足する。 図2の「22」及び「23」が「直流バス電源に接続され,直流バス電源に接続された第1および第2の直流端子」に当たり 「20」およ ,び「21」のFETが「第1および第2のMOSゲート型パワー半導体デバイス」に当たる。これらは,その間のところで接続されて右側の負荷につながっており 「負荷回路に対して出力信号を供給するための共 ,通端子とを有するハーフブリッジの構成で接続された に当たるから な 」(お,この交点には結線を意味する「●」が明示されていないが,結線されている趣旨であることは自明であり,現に,この図に対応する米国特許第5550436号(乙13)の修正頁のでは「●」が付され FIG2ている,甲7発明は,構成要件1-Bを充足する。 。)上記の点,すなわちICの「Vｓ」端子とコンデンサ「26」につながっている箇所が 「上記共通端子」に当たり 「上記第1及び第2の , ,MOSゲート型パワー半導体デバイス間のノードにおいて設けられて」いるから,甲7発明は,構成要件1-Cを充足する。 図2のICの「H 」と「L 」が「上記第1および第2のMOSゲOOート型パワー半導体デバイスをそれぞれ駆動するための第1および第2の出力」に当たるから,甲7発明は,構成要件1-Dを充足する。 甲7公報の「バイアス回路106は,RSラッチ104,ロックアウト回路105及びハイサイド及びローサイドラインにあるデッドタイムディレイ回路107,108に,バイアス出力を供給する。タイムディレイ回路107及び108は,ハイサイドまたはローサイドのスイッチの一方がオフとなった後,他方がオンになるまでの間に,約1マイクロ秒のデッドタイムまたは遅れを供給する。この遅れ時間は,パワーMOSFET20,21が同時にオンになることにより形成される,いわゆるシュートスルー回路の発生を阻止する( 0021 )との記載に 。」【】よれば,甲7発明は,構成要件1-Eを充足する。 CC CC 甲7公報の請求項8は「更に,上記Vピンに接続され,そのVピン位置の電圧を測定し,上記ラッチ回路手段及びハイサイド及びローサイドのデッドタイム回路に接続され,該Vピンの電圧が一定値以CC下になった時ラッチ回路手段及びディレイ回路を作動しないようにするための低電圧トリップ回路手段を含む請求項4記載の集積回路 」であ。 り,請求項4を介して請求項1の従属項である。この「ハイサイド及びローサイドのデッドタイム回路に接続され」との記載からすれば,この「低電圧トリップ回路」は,両方がオフになるように働く回路である。 また,甲7公報の「RSラッチ104は,チップ回路に組み込まれたアンダーボルテージロックアウト回路105と接続されている。このように,もしVが低くなった場合は,RSラッチ104が遮断される 」CC 。 ( 0020 )とされている。原告主張の解釈に従えば,電源に入っ 【】ている「コンデンサ42」が「外部タイミングコンデンサ」に当たり,構成要件1-Fを充足し,もちろん構成要件1-Gも充足する。 甲7公報の「アンダーボルテージロックアウト回路105」は 「し,きい値電圧と比較するしきい値電圧検出回路」に当たるから,甲7発明は,構成要件1-Hを充足する。 甲7公報の回路は,構成要件1-Aないし1-Hをすべて充足する回路であるから,甲7発明は,構成要件1-Iを充足する。 以上のとおり,原告主張の解釈を前提とすれば,甲7発明の低電圧トリップ回路ないし低電圧ロックアウト回路ないしアンダーボルテージロ, , ックアウト回路は 本件特許発明1のすべての構成要件を充足するから本件特許発明1は,新規性がなく,無効である。 なお,原告は,審査段階での意見書(甲11)において,甲7発明について,電圧不足時の停止が「トランジスタ20,21」と両方のトランジスタについてであることを認め 「C ピン上での電圧降下に基い ,Tては活動化されず」との点で違いを主張していた。しかし,現在の原告主張の解釈のように「C ピン」の電圧との限定がないとすると 「低T ,電圧トリップ回路」のように電源電圧で起動する回路も区別がされないことになるから,そのような解釈を前提とすれば,本件特許発明1は,当然に新規性がない。 )甲8公報による新規性の欠如についてc上記( )イ)のとおり,甲8公報には“両方オフ”が開示されている1bから,原告主張の解釈を前提とすれば,甲8発明は,本件特許発明1のすべての構成要件を充足する。よって,本件特許発明1は,新規性がなく,無効である。 )乙7公報による新規性の欠如についてd乙7公報の第1図及び第2図を見ると,AND回路G1及び同G2の出力(AとB)がトランジスタのドライブになっており,これらのAND回路の入力は,発振器(OSC1)と並んで,第1図の2で示された回路からの出力が入っている。この2は 「放電灯脱着検出回路」であ ,り(そこにはコンデンサC3も入っており,ノイズ除去のためのものであるが,タイミングにも影響を与えている ,これが働くと,AND回 )路G1及び同G2の機能により,発振器からの信号にかかわらず,両方オフが続く。なお,この例ではスイッチング素子は,トランジスタ(バイポーラ)で,本件特許発明1の「MOSゲート型半導体デバイス」ではないものの,この違いが本質的でないことは自明である。 このように,乙7公報には“両方オフ”が開示されているから,本件特許発明1は,新規性がなく,無効である。 )乙9文献による新規性の欠如についてe乙9文献の「IR2110」を説明している部分の1頁の下の図を見ると,左側の中央に「SD」と記した11番端子があり,そこからシュミットトリガ回路(オンとオフの切替を確実にする回路)を経てNOR回路(OR回路の反転出力)につながっている。これが,H側とL側の両方についてなされているので,SD端子の働きにより,それだけで両側のドライブがオフになる。9頁左側の「機能説明」項の第2段落においても 「SD入力がhighになると2つの出力はターンオフし 」 , ,とされている。 このIC「IR2110」は,本件特許発明1と違って,発振回路を内蔵していないから,発振の時定数コンデンサを接続するC ピンはなTく,その兼用ということもない。しかし,蛍光灯点灯装置を主目的の一つとするもので(用途として「バラスト回路」と書いてある ,発振回 )路を当然に外付けするものであり,そうすれば,兼用以外の点では,本件特許発明1と同様であり “両方オフ”の点はまったく同じである。 ,また,このSD端子は電圧を高めて起動させるもので 「ロー論理」 ,ではないが,この違いは適宜選択すれば良いだけのものであり,発明としての意味はあり得ない。 このように,乙9文献には“両方オフ”が開示されているから,本件特許発明1は,新規性がなく,無効である。 原告は,SDピンがランプ故障検知に使用することが開示も示唆もされていないと主張するものの 「ランプ故障検知」要件は本件特許発明 ,1の請求項にはない。過電流検知用としての使用例のみであるということも,請求項との関係では何ら意味のある議論ではない。 乙9文献のIR2110のSDピンの機能は,被告製品の19番ピンと同様であり,電圧を上げるか下げるかの違いはあるが,このピンの電圧をシャットダウンの電圧にすれば,高位側のドライブも低位側のドライブもいずれも低電圧になって,両方の外付けパワー素子(通常はMOSトランジスタ)がオフになる。IR2110のSDピンも,被告製品の19番ピンも,ノイズ除去用のコンデンサを付けるのが典型的な使い方である点も同様である。 , ,「」, また 乙9文献のIR2110にもの回路があるのでUV detectこの電源電圧に基づいてのオフの回路が適切に働く限り,両方のMOSトランジスタがオフになる。 このように,乙9文献には 「」の回路による“両方オフ” ,UV detectも開示されているから,本件特許発明1は,この点でも新規性がなく,無効である。 原告は 「」回路とシャットダウン回路とはまったく別であ , UV detectると主張する。しかし,実際のICにおいて,前者の回路と後者の回路とで,ドライブ両方をオフにする回路は同じ回路を使っている。本件特許発明1の実施品であるIR2153は,本件特許発明1の内容であるC ピンからのシャットダウン回路と,従来からの「」回路とT UV detectをどちらも備えており,これらはいずれもデッドタイム遅延回路を通じて働くことになる 「」回路の方が,両方オフの点で不完全な 。 UV detectのは事実であるが,それは電源電圧が落ちてしまうことで所定の機能がUV 果たされなくなることが原因である。これを避けるためには 「,」回路のように電源電圧低下で起動するのではないようにすればdetectT よい。そこで,8ピンのパッケージのままでそれを実現するべく,Cピン兼用にしようというのが,本件特許発明1である。独立したシャットダウンピンを持つだけの被告製品が侵害とされる道理がない。 )乙13公報による新規性の欠如又は容易想到性についてf本件明細書1において従来技術の一つとしてあげられている乙13公報には 「正常な(あるいは異常な)パワー・ダウンの際に,供給電圧 ,VがUVCCコンパレーターの低い側のしきい値を下回るまで落ちCCると,出力信号は高位側および低位側のゲート・ドライバにスイッチングを停止するように命じて,HOとLOの両方を低い状態にセットします。これにより,低いゲート電圧で過度の自己発熱になることからパワ。」(,「」 ーMOSFET20および21を保護します9欄C.Powerdownのセクション)と記載されている。この「UVCC」というのは,電源電圧の検知をする回路で,それが所定電圧よりも低くなるとドライブ出力を止めるように働き,これによって,電源電圧不足による不安定動作に起因する障害から,パワー素子などを保護するものである。この「UVCC」が機能すれば 「HOとLOの両方」が「低い状態にセット」 ,,「」“”。 されるのでありUVCC により 両方オフ になることが分かるこの「UVCC」は電源端子の電圧(電圧不足)によって起動するもので,C ピン兼用での両方オフである本件特許発明1とは違うが 「外T ,部タイミングコンデンサ」は発振用のコンデンサ(すなわち,C ピンTに接続されるコンデンサ)に限られないとの原告主張を前提とすれば,先行技術と同じになってしまうのである。なお,電源端子にコンデンサを付するのは極めて当然の回路である。特にこの「UVCC」の関係では,電圧降下(すなわち,dｖ/dｔ)が急峻すぎると「UVCC」の回路が機能しないうちに電源電圧不足になってしまうので,それを避けるためにもコンデンサを入れるべきである(この意味でタイミング設定のためのコンデンサである 。))乙14文献による新規性の欠如又は容易想到性についてg乙14文献の1頁目の「(特徴)によれば,本件特許明細書 Features 」, 「」 1において 従来技術として言及されている原告のIC IR2151には「(不足電圧ロックアウト)の機能が備えらUndervoltage lockout 」Functional Block れている。乙14文献の4頁目の上欄に示されている「(機能ブロック図)において 「(低電圧検知)Diagram UV DETECT 」 ,」。「」, とされている箇所がこの機能を果たす このの出力はUV DETECT高圧側と低圧側の両方の「」回路に接続されており,両方 DEAD TIMETechnical Overview of IR215xをオフにすることが分かる。このことは 「,」と題する文献(乙15。以下「乙15文献」という )に記載Products 。 された本件特許発明1の実施品である「IR2153D」のブロック図との対比からも明らかである。 イ原告の反論本件特許発明1は,乙8文献,甲7公報,甲8公報,乙7公報,乙9文献,乙13公報,乙14文献に記載された公知の発明と同一ではなく,これに基づいて当業者が容易に想到することができたものでもなく,特許法29条1項及び同条2項に該当するものではないから,特許無効審判により無効にされるべきものには当たらない。 aCopyrightIntersil Americas Inc. 2001. All Rights )乙8文献は 「, 9」との記載によれば,本件特許権1の優先日(1996年10 Reserved月21日)前に頒布されたものとは認められないから,これを根拠に新規性を欠くという被告の主張は失当である。 念のためにいえば,被告は,乙8文献の12頁の図のいかなる箇所が構成要件1-Aの「直流バス電源「負荷回路を駆動する回路」に該 」,当するか主張していない。また,低電圧ロックアウト回路と構成要件1-Fの「シャットダウン回路」とはまったく別のものであるし,乙8発明のコンデンサC4は,ICに供給される電源V上の雑音を除去すDCるための,いわゆるバイパスコンデンサ(パスコン)であり,ランプ故障の検知とは無関係であるから 「外部タイミングコンデンサ」に当た ,らず,コンデンサC4上の電圧もランプ故障検知用に用いられていないから ロー論理レベル信号 に当たらない さらに 乙8文献にはシ 「」。,,「ャットダウン回路」も「外部タイミングコンデンサ」も開示されていないから,構成要件1-Hが開示されていることはあり得ないし 「しき,い値電圧検出回路」に関する記載もない。 また,乙8発明の回路の場合,回路の短絡を検知したときやICの電源が落ちたときに確実に高圧側MOSFETと低圧側MOSFETの両方をターンオフするように動作するか否かは,IC内部の構成に依存するものの,乙8文献の記載だけでは,そのような動作をするか否かが不明である。すなわち,乙8文献には,高圧側MOSFETと低圧側MOSFETの両方をターンオフする構成は開示も示唆もされていない。 なお,乙8発明のSDピンは,回路の短絡を検知したときに,短絡による大電流(過電流)で回路が破壊されることを防止するために用いるピンである。回路を過電流から保護するためには,回路の発振を停止すれば目的が達せられるので,この点でも,高圧側MOSFETと低圧側MOSFETの両方を確実にターンオフする構成を想起することはできない。 また,被告の主張は,構成要件1-Fの一部である「上記第1および第2のMOSゲート型パワー半導体デバイスをターンオンおよびターンオフさせるための高圧側および低圧側出力の上記供給を停止させる」という構成に限られており,構成要件1-Fのその他の点や構成要件1-Aないし1-Hについても,それに相当する構成の開示や示唆については何も主張されていない。 )被告は,甲7公報の図2のいかなる箇所が構成要件1-Aの「直流バbス電源「負荷回路を駆動する回路」に該当するか主張していない。 」,また,低電圧トリップ回路(アンダーボルテージロックアウト回路105)は,乙8文献の低電圧ロックアウト回路と同様に,構成要件1-Fの「シャットダウン回路」とは異なるものであり,同様に,コンデンサ42は,いわゆるパスコンであり 「外部タイミングコンデンサ」には ,当たらない。さらに,甲7公報には 「シャットダウン回路」も「外部 ,タイミングコンデンサ」も開示されていないから,構成要件1-Hが開示されていることはあり得ないし,コンデンサ42上の電圧をしきい値と比較していることに関する記載はない。 )上記( )ア)のとおり,甲8公報には“両方オフ ,すなわち両方のc1d ”MOSトランジスタを確実にターンオフするの構成は開示も示唆もされていないから,これを前提とする被告の主張は失当である。 )乙7発明のスイッチング素子Tｒ1・Tｒ2は,MOSFET(MOdSゲート型パワー半導体デバイス)ではなく,バイポーラ・トランジスタである。ゲートの電圧の高・低によりオン・オフが制御されるMOSFETの場合,一旦ターンオンするとゲートをグラウンドに導通させて電荷を引き抜いてやらない限り,ターンオフしないという特徴があるのに対し,ベースからエミッタに電流が流れている間にオンになり,コレクタ・エミッタ間が導通するというバイポーラ・トランジスタ(NPN型)の場合,ベースを流れる電流が停止すれば,コレクタ・エミッタ間は遮断され,バイポーラ・トランジスタはオフになる。したがって,乙7公報の図1の回路では,発振制御回路4の発振が停止し,端子A・BからトランジスタTｒ1・Tｒ2のベースへの電流が止まれば,それで必ず両方のトランジスタはターンオフするから,スイッチング素子にMOSトランジスタを用いる場合とは異なり,高圧側スイッチング素子と低圧側スイッチング素子の両方を確実にターンオフしなければならないという課題自体が存在していない。 また,被告の主張は,構成要件1-Fの一部である「上記第1および第2のバイポーラ・トランジスタをターンオンおよびターンオフさせるための高圧側および低圧側出力の上記供給を停止させる」という構成に限られており 「MOSゲート型パワー半導体デバイス」や「外部タイ ,ミングコンデンサ」などの構成要件1-Fのその他の点や構成要件1-Aないし1-Hについても,それに相当する構成の開示や示唆については何も主張されていない。 )乙9文献のIR2110は,ICの電源が落ちた場合,HOまたはLeOがのままになり,高圧側MOSトランジスタまたは低圧側MOHigh。,, Sトランジスタへの供給が停止しないという問題がある また 乙9もSDピンをランプ故障検知に使用することは開示も示唆もされていない。SDピンの使用例として記載されているのは,過電流検知用としての使用例のみである。 したがって,乙9文献の記載から高圧側MOSトランジスタと低圧側MOSトランジスタの両方を確実にターンオフする構成を想起することはできない。 また,被告は,例えば構成要件1-Gの自己発振駆動回路などの開示や示唆が乙9にはないことを無視しているなど,本件特許発明1の構成要件すべての主張が欠けている。 )被告は,乙9文献には 「」回路があるから“両方オフ”にf UV detect ,なると主張する。しかし 「」回路は,ICの起動時にICへ ,UV detectの供給電圧が一定値以上に上昇するまで回路を動作させず,かつ動作中にICへの供給電圧が一定値以下になった場合に回路を停止するための回路であり,ICが不安定な電圧で動作することによる誤動作や回路破壊を防止するためのものである。このように 「」回路はシャ ,UV detectットダウン回路とはまったく別のものである。本件明細書1の中においても,IC30が「」回路を内蔵している場合でも,両方のUV detectMOSトランジスタを確実にオフするシャットダウン回路の必要性が述べられている。また 「」回路が備わっていたとしても,両方 ,UV detectのMOSトランジスタを確実にオフできず,一方のMOSトランジスタがオンのままになってしまうという問題が存在することも,本件明細書1に明記されているとおりである( 0022。そもそも被告の主張 【】)は 「」回路が本件特許発明1の構成要件のいずれに相当する ,UV detectと主張するのかさえ明らかではない。 )乙13公報,乙14文献及び乙15文献に関する被告の主張は,これgらの文献にも「」回路(UVCC)に関する記載があるとい UV detectうことに尽きる。しかし 「」回路が本件特許発明1の無効事 , UV detect由となるものではないことは,上記 )のとおりである。 fなお,乙14文献は,その5頁末尾に記載されているように平成13年3月30日付けの文献であり,本件特許発明1の優先日である平成8年10月21日より後に刊行されたものであるから,公知文献に該当しない。 ( ) 争点4(本件特許権1に係る被告の責任原因)について4ア原告の主張)被告製品は,松下電工の指定した仕様に基づいて製造されており,松a下電工の製造販売する本件ランプ安定回路1に組み込んで利用される専用部品である。 したがって,被告製品は,本件特許発明1の実施品である本件ランプ安定回路1の生産にのみ用いる物に該当する。 よって,被告が被告製品を生産,譲渡若しくは輸入又は譲渡等の申出をする行為は,特許法101条1号の間接侵害に該当し,本件特許発明1の特許権を侵害するものである。 被告は,被告製品の他の用途,すなわちランプ故障時に高圧側MOSトランジスタと低圧側MOSトランジスタの両方を確実にターンオフす。, るようなランプ安定回路以外の実用的な用途を一切挙げていない また被告製品のSDピン(ピン19)はランプ故障検知用のピンであり,SDピンに接続されたコンデンサ11上の電圧低下によりランプ故障を検知したときは高圧側MOSトランジスタと低圧側MOSトランジスタを確実にターンオフするように動作するのであるから,被告製品は本件特許発明1の実施品の生産にのみ用いる物であることが明白である。 )被告製品は,松下電工の指定した仕様に基づいて製造されており,松b下電工の製造販売する本件ランプ安定回路1に組み込んで利用される専用部品であるから,本件ランプ安定回路1の生産に用いられるものであり,かつ日本国内において広く一般に流通しているものではない。 また,被告製品は,ランプ故障検知によりSDピン(ピン19)に接続されているコンデンサ11の電圧が低下して所定のしきい値を下回ると,MOSトランジスタQ1及びQ2をターンオン・ターンオフさせるための高圧側(H )及び低圧側(L )の出力の供給を停止し,MOO OSトランジスタQ1及びQ2の両方を確実にターンオフするように構成されているから,ランプ故障時に第1及び第2のMOSゲート型パワー半導体デバイスの両方を確実にターンオフするようにすることで,ランプ故障時に駆動回路の構成部品が破壊されることを防止する,という本件特許発明1の課題の解決に不可欠なものである。 そして,被告は,遅くとも平成17年6月9日付けの原告から被告に宛てた書面(甲15。以下「甲15書面」という )により,被告の製 。 造販売するICが本件特許権1を侵害するものであることを認識していた。 したがって,遅くとも平成17年6月9日以降に被告製品を生産,譲渡若しくは輸入又は譲渡等の申出をする行為は,特許法101条2号の間接侵害に該当し,本件特許発明1の特許権を侵害するものである。 被告製品が特定の特許権を侵害する製品(直接侵害品)の生産に用いられているという裸の事実を認識すれば2号の「悪意」に該当するのであり,それ以上に直接侵害か間接侵害かという厳密な法的構成の理解までは不要であるし,本件特許発明1の請求項を読めば,松下電工のランプ安定回路に組み込まれた被告製品が間接侵害を構成するということが甲15書面の意図であることは何人にも明白である。 )本件ランプ安定回路1は,松下電工の指定した仕様に基づいて製造さcれる被告製品を回路基板に取り付けたものであり,本件特許発明1の技術的範囲に属するものである。 したがって,被告が被告製品を生産,譲渡若しくは輸入又は譲渡等の申出をする行為は,松下電工と客観的及び主観的に関連共同して,本件()。 特許発明1の特許権を直接侵害する行為に該当する 予備的請求原因被告は,民法719条1項の共同不法行為の成立を争っている。しかし,?@被告製品は,ランプ安定回路の制御に用いる専用ICとして,ランプ安定回路を製造する松下電工の指定した仕様に基づき設計されている松下電工製品の専用部品であること,?A被告製品のSDピン(ピン19)はランプ故障検知用のピンであり,SDピン(ピン19)に接続されたコンデンサ11上の電圧低下によりランプ故障を検知したときは高圧側MOSトランジスタと低圧側MOSトランジスタの両方を確実にターンオフするように動作し,被告製品には本件特許発明1の実施品の生産に用いる以外の実用的な用途が存在しないことからすれば,被告が被告製品を松下電工に供給する行為は,松下電工と行為を分担して本件特許権1を侵害するものであることは明らかであるし,被告は松下電工の行為及び意図を認識していたと解される。 )仮に被告の行為が民法719条1項の共同不法行為に該当しないとしdても,同条2項の共同不法行為(幇助)に該当する。 上記 )?@及び?Aの事実に照らせば,被告が被告製品を松下電工に供c給する行為は,松下電工による直接侵害を容易ならしめており,被告にはその事実の認識もあるからである。 特許法103条の過失の推定規定の趣旨は,特許権侵害における過失の立証の困難さに鑑みたものであるから,その適用対象から他者と共同して侵害した者を除外すべき理由はなく 「他人の特許権(又は専用実 ,施権)を侵害した者」には,単独で侵害した者だけでなく,他者と共同して侵害した者も含まれる。また,原被告間においては,被告が原告特許権を侵害したことを理由に米国において訴訟が提起され,被告が原告に対して賠償金を支払ったことが以前にあったのであるから,被告は,原告が米国のみならず日本においても,被告会社の製品分野に関する多数の特許権を保有していることを熟知していたのであり,原告保有の特許を調査すべき高度の義務を負っていたといえる。したがって,特許法103条の適用の有無にかかわらず,被告には過失が認められる。さらにいえば,被告は,遅くとも平成17年6月9日付けの甲15書面により,被告製品が使用されている松下電工の本件ランプ安定回路1が本件特許権1を侵害するものであることを認識したから,遅くともこの時点以降の行為には故意が認められる。 イ被告の反論)上記ア )は否認する。被告は,松下電工との契約上の義務として,aa被告製品を他に販売することはできない。しかし,被告製品は,物として,あるいは技術的には,松下電工用でなくても,インバータ回路ICとして一般的に使用可能である。また,被告は,厳密には,同社グループの他社にも供給している。 )上記ア)は否認する。甲15書面はIC自体が侵害であるとするもbbのであるのに対し,本件訴訟では松下電工の回路が直接侵害であるとする主張であって,IC自体が侵害とはならないことは原告自身も認めるところであるから,甲15書面は2号間接侵害のためのものとして失当である。また,平成17年6月9日以降の行為による損害額の主張がなされておらず,原告の主張には不備がある。 )上記ア )は否認する。原告の主張するところでも被告は侵害行為自cc体を分担してはいないから,共同不法行為(民法719条1項)であるわけがない。幇助(同条2項)を主張するのが本意かとも思われるが,やはり被告は松下電工の行為を意図も認識もしていないから幇助にも当たらないし,また過失もない。幇助者は「侵害した者」でないから特許法103条の文言に当たらず,過失は推定されない。 )上記ア )は否認する。 dd( ) 争点5(本件ランプ安定回路2は,本件特許発明2と均等か )について 5 。 ア原告の主張本件ランプ安定回路2の抵抗R1は,構成要件2-Iの「第1電流制限要素」に文言上該当しないものの,R1は 「第1電流制限要素」と均等 ,である。 また,本件ランプ安定回路2の抵抗R3は,構成要件2-Jの「第2電流制限要素」に文言上該当しないものの,R3は 「第2電流制限要素」 ,と均等である。 したがって,本件ランプ安定回路2は,本件特許発明2の技術的範囲に属する。 )本件特許発明2の本質的部分は,誘導電流の流れる経路に電流制限要a素(抵抗)を設け,電圧スパイクVlｓによる誘導電流を制限する点にある。より具体的には,構成要件2-Iの「第1電流制限要素 (Rb」ｓ)を低位側電圧源とブートストラップ回路のダイオードDbｓ・キャパシタCbｓ間に設け,また,構成要件2-Jの「第2電流制限要素」(Rｓ)を低位電力端子と低位側電圧源間に設けることで,電圧スパイクVlｓによる誘導電流を制限する点にある。 すなわち,本件特許発明2の本質的部分は,二つのトランジスタ間の漂遊インダクタンスLにより生ずる電圧スパイクVlｓにより励起される有害な誘導電流を制限するために 「第1電流制限要素 (Rbｓ) ,」と「第2電流制限要素 (Rｓ)を誘導電流の流れる経路に設けること 」にある。 まず,構成要件2-Iは 「第1電流制限要素 (Rbｓ)をブート ,」ストラップ・ダイオードDbｓの低位側,すなわち低位側電圧源V側に設けることを規定しているものの 「第1電流制限要素 (Rbｓ)を ,」ブートストラップ・ダイオードDbｓの高位側,すなわちブートストラップ・キャパシタCbｓ側に設けても,本件特許発明2と同様の目的を実現することができる。すなわち,本件特許発明2において本質的なのは 「第1電流制限要素 (Rbｓ)を誘導電流が流れる経路である低 ,」位側電圧源とブートストラップ回路Dbｓ・Cbｓ間に設けることにあり 「第1電流制限要素 (Rbｓ)をブートストラップ・ダイオード ,」Dbｓの高位側に置くか,低位側に置くかの相違は,本質的部分ではない。 したがって,本件ランプ安定回路2の抵抗R1は,ブートストラップ・ダイオードD1の高位側,すなわちブートストラップ・ダイオードD1とブートストラップ・キャパシタC1の間に設けられているが,当該, 。 構成と構成要件2-Iの相違は 本件特許発明2の本質的部分ではない次に,構成要件2-Jは 「第2電流制限要素 (Rｓ)を低位電力 ,」端子の低位側,すなわち低位側電圧源側に設けることを規定しているものの 「第2電流制限要素 (Rｓ)を低位電力端子の高位側,すなわ ,」ち低位側MOSトランジスタQ2側に設けても,本件特許発明2と同様の目的を実現することができる。すなわち,本件特許発明2において本質的なのは 「第2電流制限要素 (Rｓ)を誘導電流が流れる経路で ,」ある低位側MOSトランジスタQ2と低位側電圧源V間に設けることにあり 「第2電流制限要素 (Rｓ)を低位電力端子の高位側に置くか, ,」低位側に置くかの相違は,本件特許発明2の本質的部分ではない。 本件ランプ安定回路2の抵抗R3は,低位電力端子の高位側,すなわち低位側MOSトランジスタQ2と低位電力端子の間に設けられているが,当該構成と構成要件2-Jの相違は,本件特許発明2の本質的部分ではない。 被告は,第2電流制限要素の位置が本質的であると主張するものの,その根拠は何ら述べられておらず,失当である。本件特許発明2は,漂遊インダクタンスによる誘導電流成分を減少させることが本質的な部分であって,第2電流制限要素をどこに接続するのかに意義があるのではなく,どの経路に挿入するのかに意義がある。 )上記)のように,構成要件2-Iの「第1電流制限要素 (Rbｓ)ba 」をブートストラップ・ダイオードDbｓの高位側に置き,構成要件2-「」() , Jの 第2電流制限要素Rｓ を低位電力端子の低位側に置いても二つのMOSトランジスタQ1・Q2間の漂遊インダクタンスLにより生ずる電圧スパイクVlｓにより励起される有害な誘導電流を制限するという本件特許発明2の目的を達することができ,同一の作用効果を奏する。 したがって,本件ランプ安定回路2の抵抗R1及び抵抗R3は,それぞれ本件特許発明2の構成要件2-Iの「第1電流制限要素」及び構成要件2-Jの「第2電流制限要素」と置換可能である。 )構成要件2-Iの「第1電流制限要素 (Rbｓ)をブートストラッc 」プ・ダイオードDbｓの高位側に置く代わりに,低位側に置くことは,当業者にとって容易であり,何らの困難性もない。同様に,構成要件2-Jの「第2電流制限要素 (Rｓ)を低位電力端子の低位側に置く代 」わりに,高位側に置くことも,当業者にとって容易であり,何らの困難性もない。 , 「」 したがって 本件特許発明2の構成要件2-Iの 第1電流制限要素及び構成要件2-Jの「第2電流制限要素」をそれぞれ本件ランプ安定回路2の抵抗R1及び抵抗R3に置換することは,当業者が容易に想到することができるものである。 )電圧スパイクVlｓにより励起される有害な誘導電流を制限することdを目的として,ブートストラップ・ダイオードDbｓの高位側又は低位側,及び低位電力端子の高位側又は低位側に電流制限要素を設けるという構成は,公知技術と同一又は当業者が出願時に容易に推考できたものとはいえない。 )本件特許発明2は,一度の拒絶理由通知を受けることもなく,出願当e初明細書のまま特許が付与されている。 したがって,出願手続において本件ランプ安定回路2を意識的に除外した等の特段の事情はない。 イ被告の反論本件ランプ安定回路2の構成は,本件特許発明2の構成と均等とはいえない。 )そもそも,本質的部分について,電流制限要素の位置を規定されていaるとおりとするのでなければ,発明としてあまりにナンセンスである( 電流制限要素」によって電流を制限するのが発明だ,というのはナ 「ンセンスというほかない。。)しかも,原告が構成要件2-Jの「第2電流制限要素」として現在主張しているものについては,本件明細書2にはその接続しか書いていないに等しい すなわち 原告は 本件明細書2の発明の詳細な説明で 第 。,, 「2電流制限要素」として説明されているものは請求項7の「第3電流制限要素」であるとし,請求項1の「第2電流制限要素」は,発明の詳細な説明の「Rｓ」であるとする。この対応関係は,各請求項の規定する接続からは確かにそうではある。しかし,本件特許発明2は,接続だけが意義があるのであり,しかも,この「第2電流制限要素」Rｓについては,本件明細書2の中に何らの効果の説明もない。原告の効果についての議論は,本件明細書2に根拠を有していない。 このように,原告主張の「第2電流制限要素 (Rｓ)は,ただ接続 」だけで規定されている要素であるのに,それを無視する原告の侵害論はあり得ない。 , , b)本件ランプ安定回路2の抵抗R3は 問題の電流の制限をしないからこの点でも相違するし,構成要件2-Iの「第2電流制限要素」と同一の作用効果を奏しない。 そもそも,原告は,漂遊インダクタンスの働きによる「誘導電流」と, 。, して あたかも積極的に電流が流れるかのように主張している しかしこの主張は誤りである。実際には,高位側MOSトランジスタ(Q1)がオフになった際には,負荷のインダクタンスのために,それでも負荷回路の電流が流れ続けようとするので,それが低位側のダイオード(低位側寄生ダイオードD2)を通して流れる(これが回生電流である。。)漂遊インダクタンスは,原告主張の電流の方向とは逆方向に,この低位側寄生ダイオードからの電流が増えようとするのに対して,その急激な増加を妨げる働きをする。そこで,出力の点の電圧「Vｓ」が,低位電力端子「-Hｖ」よりさらにマイナスに振れることになる。これに従ってブートストラップ・ダイオードを通じての充電がされるので,そのままではブートストラップ・コンデンサの充電も過剰になる。これが本件明細書2の説く問題点である。また,充電が過剰というだけでなく,それが急激になされる点が,電源回路上のノイズとなるのが問題ともなり得る。 そして,本件明細書2の示す「電流制限要素」は,いずれも,こうした充電電流を制限するものである。しかし,本件ランプ安定回路2の抵抗R3は,低位側MOSトランジスタのソースと低位電力端子-Hｖとの間に入っているから,違うものである。高位側MOSトランジスタQ1がオフになる瞬間については,R3の存在は,むしろ低位側ダイオードからの電流を妨げるものであり,この点は,漂遊インダクタンスと同様である。この結果,Vｓがより一層下がることになり,ブートストラップ・コンデンサの過剰充電を助長する。このように,本件ランプ安定回路2の抵抗R3は,構成要件2-Jの「第2電流制限要素」とは逆の働きをするのである。 )被告製品は,次に述べるとおり,特開平2-253595号公報(乙c10。以下「乙10公報」という )に開示された発明(以下「乙10 。 発明」という )と「同一」であるから,ボールスプライン事件最高裁 。 判決の第4要件「対象製品等が,特許発明の特許出願時における公知技術と同一又は当業者がこれから右出願時に容易に推考できたものではなく 」に当たらない。 ,乙10公報の第4図は,一種の電力回路であり,構成要件2-Aに当たる。第4図の上段の中程にある「Q2」が高位側MOSトランジスタであり,構成要件2-Bに当たる 「Q3」が低位側MOSトランジス 。 タであり,構成要件2-Cに当たる。図の右下の「IC4」のピン7の「」「」 , 出力及びそれにつながる G5BF2 によって構成される回路は高位側MOSトランジスタである「Q2」をドライブするもので,構成要件2-Dに当たる。同じく右下に見える「D5」がブートストラップのためのダイオードで,その横のコンデンサ「C20」がそのキャパシタであり,これらが構成要件2-Eに当たる 「IC4」のピン1の出 。 力及びそれにつながる「G3 「BF1」によって構成される回路は, 」低位側MOSトランジスタである「Q3」をドライブするもので,構成要件2-Fに当たる。図の「V」は,低位側電圧源であり,構成要CC件2-Gに当たる。 構成要件2-Hは,原告の議論によれば,この種の回路においては当然に漂遊インダクタンスが存在し,それを指すというのであるから,乙10公報でも同様に当然に認められる。 乙10公報の第4図の右下の「R28」は,ブートストラップ・ダイオード D5 に直列に入った抵抗である これが構成要件2-Iの 第 「」 。「1電流制限要素 に当たる なお 構成要件2-Iは ダイオードと 第 」。,,「1電流制限要素」との順番を規定しており,乙10は構成要件2-Iとは順番が異なるが,被告製品と同じ順番である。 構成要件2-Jについては,仮に被告製品の回路が構成要件2-Jを,「」 充足するとの原告主張の解釈を前提とするのであれば 第4図の R9(低位側MOSトランジスタ「Q3」のソースの抵抗)が構成要件2-Jの「第2電流制限要素」に当たる。 (6) 争点6(本件ランプ安定回路2は,本件特許発明3と均等か )について 。 ア原告の主張)構成要件3-I,3-Jは,それぞれ構成要件2-I,2-Jと同じaであるから,争点5において述べたのと同じ理由により(上記( )ア , 5 )本件ランプ安定回路2の抵抗R1は,構成要件3-Iの「第1電流制限要素」と均等であり,抵抗R3は,構成要件3-Jの「第2電流制限要素」と均等である。 したがって,本件ランプ安定回路2は,本件特許発明3の技術的範囲に属する。 )被告は,構成要件3-N,3-Oについて 「前記持続時間」は相当b ,に短く,これに比べて,第1ないし第2抵抗値と前記キャパシタンスとの「積」が十分に大きいのは,常識的な値の抵抗及びコンデンサを入れた場合には自明であると主張する。 しかし,被告の主張は証拠に基づいておらず,単に被告の主観的意見を述べているにすぎない。また,持続時間が「相当に」短いとか,抵抗及びコンデンサの「常識的な値」など,被告の主張は具体性・客観性を欠いている。さらに,後出の乙20文献は,本件特許2の優先日(1997年4月23日)前に頒布されたものとは認められない。後出の乙23文献の4-16頁の回路図からは,楕円で囲まれた抵抗が低位側電圧源及びブートストラップ・ダイオードと直列結合され,ブートストラップ・ダイオードを通じてブートストラップ・キャパシタに流れ込む漂遊インダクタンスによる誘導電流成分を減少させる位置に接続されているか否かが不明である。 イ被告の反論)構成要件3-I,3-Jは,それぞれ構成要件2-I,2-Jと同じaであるから,第4要件につき下記)に述べる点を付け加えるほか,争 b点5において述べたのと同じ理由により(上記( )イ ,本件ランプ安 5 )定回路2の構成は,本件特許発明3の構成と均等とはいえない。 )乙10公報の第4図の「R28」及び「R9」が構成要件3-Kのとbおりそれぞれ抵抗であること,構成要件3-Lのとおり漂遊インダクタンスによる誘導電流が持続時間を有すること 乙10公報の第4図の R ,「28「R9「C20」が構成要件3-Mのとおりそれぞれ抵抗値 」,」,とキャパシタンスを有することは,いずれも自明である。 構成要件3-Nの「第1抵抗値と前記キャパシタンスとの積」及び構成要件3-Oの「第2抵抗値と前記キャパシタンスとの積」は,乙10公報には直接の記載がない。しかし,同構成要件における「前記持続時間」とは,単なる配線の有するインダクタンスによる誘導の時間であって,相当に短いものである。これに比べてこの「積」が十分に大きいことは,常識的な値の抵抗及びコンデンサを入れた場合には自明である。 また,積と持続時間の関係についても,被告製品の回路と乙10公報のSP600 第4図の回路とは同様の回路であって違いはない。念のため 「,」と題and SP601 an HVIC MOSFET/IGT Driver for Half-Bridge Topologiesする文献(乙20。以下「乙20文献」という )を参照すれば,その 。 図1のブートストラップ・ダイオードの直列の抵抗「R」の抵抗値BSは3.5Ωであり,ブートストラップ・コンデンサの容量は,0.22μFである。すなわち 「積」は3.5×0.22μFで,0.77μ ,sec=770nsec(これが時定数)である。持続時間は乙20文献の場合でも10nsecもない。乙10公報の場合も,その内容としては,当然に同様に積が持続時間よりも十分に大きなものである。なお,乙20文献の版面はともかくとして,この内容の文書は 「Application Note A ,pril 1994 AN8829.2」の記載の1994年4月ころには公開されていたことは間違いないし,そもそも,乙20文献は,乙10公報などの回路の当然の内容と特性を確認するためのものにすぎない 「Intelligent 。 Power ICs FOR COMMERCIAL, INDUSTRIAL AND AUTOMOTIVE APPLICATIONS1994」と題する文献(乙23。以下「乙23文献」という )にも同 。 じ内容が記載されている。 (7) 争点7(本件ランプ安定回路2は,構成要件4-Lを充足するか )につ 。 いてア原告の主張本件ランプ安定回路2の抵抗R3は,低位電力端子-Hｖとサブストレイト・ダイオードDｓｕbとの間で直列に設けられている。 本件ランプ安定回路2においては,漂遊インダクタンスLによる誘導電流が,低位側MOSトランジスタQ2,低位電力端子-Hｖ,サブストレイト・ダイオードDｓｕbを経由して,ブートストラップ・キャパシタC1に流れ込む。抵抗R3は,この誘導電流が流れる経路に設けられているから,誘導電流の成分を減少させる。 したがって,抵抗R3は,構成要件4-Lの「第3電流制限要素」に該当し,本件ランプ安定回路2は構成要件4-Lを充足する。 なお 「第3電流制限要素」の設けられる位置については,請求項の文 ,言上,低位電力端子の高位側か低位側かという限定は付されていない。また,請求項7の文言上,一つの抵抗が「第2電流制限要素」と「第3電流制限要素」を兼用することを排除する記載はない。 イ被告の反論本件ランプ安定回路2の抵抗R3は 「前記サブストレイト・ダイオー ,ドを通じて前記キャパシタに流れ込む前記漂遊インダクタンスによる前記誘導電流の成分を減少させる…電流制限要素」としての働きはなく,むしろブートストラップ・コンデンサを過剰充電するのを助長する働きを持つから,構成要件4-Lの「第3電流制限要素」に当たらない。 したがって,本件ランプ安定回路2は構成要件4-Lを充足しない。 (8) 争点8(本件ランプ安定回路2は,本件特許発明4と均等か )について 。 ア原告の主張)構成要件4-J,4-Kは,それぞれ構成要件2-I及び3-I,2a-J及び3-Jと同じであるから,争点5及び争点6において述べたのと同じ理由により(上記( )ア,( )ア ,本件ランプ安定回路2の抵抗56 )R1は,構成要件4-Jの「第1電流制限要素」と均等であり,抵抗R3は,構成要件4-Kの「第2電流制限要素」と均等である。 また,仮に構成要件4-Lの「第3電流制限要素」と構成要件4-Kの「第2電流制限要素」が文言上は別個の抵抗でなければならないとしても,下記 )のとおり,均等が成立する。 bしたがって,本件ランプ安定回路2は,本件特許発明4の技術的範囲に属する。 )本件特許発明4の本質的部分は,電圧スパイクVlｓによる誘導電流bの流れる経路に電流制限要素(抵抗)を設けて誘導電流を制限する点にあり 「第2電流制限要素」と「第3電流制限要素」を別個の抵抗とす ,るか,一つの抵抗で兼用するかの相違は,本質的部分ではない。 誘導電流の二つの経路にそれぞれ別個に抵抗を設ける代わりに,経路の共通部分に一つの抵抗を設けても,二つのトランジスタQ1・Q2間の漂遊インダクタンスLにより生ずる電圧スパイクVlｓにより励起される有害な誘導電流を制限するという本件特許発明4の目的を達することができ,同一の作用効果を奏するから,置換可能性も認められる。 誘導電流の二つの経路にそれぞれ別個に抵抗を設ける代わりに,経路の共通部分に一つの抵抗を設けることは,当業者にとって容易であり,困難性はないから,置換容易性も認められる。 電圧スパイクVlｓにより励起される有害な誘導電流を制限することを目的として,誘導電流の二つの経路に電流制限要素を設けることは,「第2電流制限要素」と「第3電流制限要素」を兼用するか否かにかかわらず,公知技術と同一又は当業者が出願時に容易に推考できたものとはいえない。 本件特許発明4は,一度の拒絶理由通知を受けることもなく,出願当初明細書のまま特許が付与されているから,出願手続において本件ランプ安定回路2を意識的に除外した等の特段の事情はない。 イ被告の反論)構成要件4-J,4-Kは,それぞれ構成要件2-I及び3-I,2a-J及び3-Jと同じであるから,第4要件につき下記)に述べる点 bを付け加えるほか,争点5及び争点6において述べたのと同じ理由により(上記( )イ,( )イ ,本件ランプ安定回路2の構成は,本件特許発56 )明4の構成と均等とはいえない。 )乙10公報のICは,IC内部での素子間の分離を,動作時の電圧にbよってｐn接合が逆方向に電圧がかかるようにｐn接合を設けることに。 , よって実現している接合分離型ICである 接合分離型ICにおいてはその分離の原理から当然に,サブストレイト・ダイオード(分離のためのｐn接合自体がダイオードとなっているもの)が存在する。乙10公報のICのサブストレイト・ダイオードのカソードは ICのピン6 高 ,(位側の電源プラス側)に接続されており,アノードはピン2のGNDに接続されているから,これが構成要件4-Hに当たる。 本件ランプ安定回路2のR3が「第3電流制限要素」に当たるという原告の主張に従えば,乙10公報の第4図の「R9」が構成要件4-Lの「第3電流制限要素」に当たる。 したがって,原告の主張に従えば,本件ランプ安定回路2は,乙10公報に開示された発明と同一である。 )上記ア )は否認する。 cb(9) 争点9(本件特許2は無効とされるべきものか )について 。 ア被告の主張上記( )イ ),( )イ),( )イ)のとおり,本件特許発明2,本件特5c6b8b許発明3,本件特許発明4は,原告主張の解釈を前提とすれば,乙10公報に記載された公知の発明と同一であり,若しくは,これと乙20文献又は乙23文献に記載された発明に基づいて当業者が容易に発明することができたものであるから,特許法29条1項1号又は同条2項により無効にされるべきものである。したがって,同法104条の3第1項により,原告の本件特許権2の行使は許されない。 イ原告の反論本件特許発明2,本件特許発明3,本件特許発明4は,乙10公報に記載された公知の発明と同一ではなく,これと乙20文献又は乙23文献に記載された発明に基づいて当業者が容易に想到することができたものでもなく,特許法29条1項及び同条2項に該当するものではないから,特許無効審判により無効にされるべきものには当たらない。 )乙10公報の第4図には,第1電流制限要素に該当する抵抗は記載さaれておらず,かつ,高位側のMOSトランジスタQ2及び低位側のMOSトランジスタQ3には,本件特許発明2のダイオードD1,D2に該当する素子も記載されていない。また,Q2及びQ3の間に存在する漂遊インダクタンスに関する記載もない。 構成要件2-J,3-J,4-Kの「第2電流制限要素」は,本件明細書2に記載のとおり,ダイオードD2に流れるランピング電流により(【】), 発生する電圧スパイクを制限するためのものであるから0012ダイオードD1,D2のない乙10の回路に設けられた抵抗R28が第2電流制限要素に該当するか否かは不明であり,また,当業者が電圧スパイクの発生に伴う問題点を想起することはできない。 )乙10発明が構成要件3-N及び4-P,構成要件3-O及び4-Qbを充足しないこと,乙20文献が公知文献とはいえないこと,乙23文献の抵抗が電流制限要素に該当するか否かは不明であることは 上記( ) ,6ア ),( )ア )のとおりである。b8a)乙10公報には構成要件4-Lの「第3電流制限要素」に相当する構 c成は開示されていない。 (10) 争点10(本件特許権2に係る被告の責任原因)についてア原告の主張)本件ランプ安定回路2は,松下電工の指定した仕様に基づいて製造さaれた被告製品を回路基板に取り付けたものであり,本件特許発明2,本件特許発明3,本件特許発明4の技術的範囲に属する。 したがって,被告が被告製品を生産,譲渡若しくは輸入又は譲渡等の申出をする行為は,松下電工と客観的及び主観的に関連共同して,本件特許発明2,本件特許発明3,本件特許発明4に係る特許権を直接侵害する行為に該当する。 被告は,民法719条1項の共同不法行為の成立を争っている。しかし,?@被告製品は,ランプ安定回路の制御に用いる専用ICとして,ランプ安定回路を製造する松下電工の指定した仕様に基づき設計されている松下電工製品の専用部品であること,?A被告製品は,ランプへの電力供給を制御するための重要な部品であり,ランプ安定回路から被告製品を取り除けばランプは動作(点灯)しえないという必要不可欠の中核的な部品であることからすれば,被告が被告製品を松下電工に供給する行為は,松下電工と行為を分担して本件特許権2を侵害するものであることは明らかである。また,被告は遅くとも訴状送達時(平成18年4月17日)において松下電工の行為及び意図を認識していた。 )仮に,被告の行為が民法719条1項の共同不法行為に該当しないとbしても,同条2項の共同不法行為(幇助)に該当する。 上記 )?@及び?Aの事実に照らせば,被告が被告製品を松下電工に供a給する行為は,松下電工による直接侵害を容易ならしめており,遅くとも訴状送達時(平成18年4月17日)以降,被告にはその事実の認識もあるからである。 幇助の場合にも特許法103条が適用されることは,上記( )ア)で4d述べたとおりである。また,原被告間の過去の米国における特許権侵害訴訟や,原被告の製品分野が競合していることを被告が知っていたという事情に照らせば,被告は原告保有の特許を調査すべき高度の義務を負っていたから,特許法103条の適用の有無にかかわらず,被告には過失が認められる。さらにいえば,被告は,遅くとも訴状送達(平成18年4月17日)により,被告製品が使用されている松下電工の本件ランプ安定回路2が本件特許権2を侵害するものであることを認識したから,遅くともこの時点以降の行為には故意が認められる。 )被告は,共同不法行為については差止請求が失当であると主張する。 cしかし,差止請求権(特許法100条)は,特許権が排他的支配を内容とする権利であることにより設けられた権利である。単に損害賠償請求が可能なだけでは特許発明の実施を独占することはできず,差止請求が認められて初めて独占が実現できる。 だとすれば 「自己の特許権(又は専用実施権)を侵害する者」は, ,単独で侵害した者だけでなく,他者と共同して侵害した者も含まれると解すべきである。特許法の条文上もこう解することが自然であるし,また複数主体が共同して特許権を侵害した場合に各行為主体に対して差止請求権を行使できないとすれば,特許発明の独占を直接実現する途がなくなるからである。これは,民法719条1項及び2項に等しく妥当する。 したがって,民法719条1項及び2項のいずれについても,差止請求権が成立する。 イ被告の反論)本件特許権1と同様に,いかなる意味でも被告は侵害行為を分担してaおらず,共同不法行為であるわけがない。また,被告の行為は,幇助にも当たらないし,過失もない。本件特許権2については,どう解釈しても周辺回路を内容とするものであり,周辺回路を知ることなくICを供給しているだけの被告が責任を問われる理由はない。 )共同不法行為を責任原因とする差止請求は失当である。 b共同不法行為について差止めが認められるとの原告の主張は,異端である。 (11) 争点11(損害額)についてア原告の主張被告は,平成15年8月以降訴え提起の日までの間において,被告製品を製造販売し,その販売金額の合計は14億円を下らず,その利益の額は4億円を下らない。 よって,原告は,被告による本件特許権1及び本件特許権2の侵害により,少なくとも上記金額の損害を被ったものであり,一部請求として金4億円及び不法行為の後の日(訴状送達の日の翌日)である平成18年4月18日から支払済みまで年5分の割合による遅延損害金の支払請求権を有する。 イ被告の反論争う。 第3当裁判所の判断1争点1(本件ランプ安定回路1は,本件特許発明1の技術的範囲に属するか(本件ランプ安定回路1は,構成要件1-F,1-Hを充足するか)につ)。 いて( ) 構成要件1-F,1-Hの「外部タイミングコンデンサ」について,原告1は,シャットダウン回路の外部に設けられたもので,ランプ故障の検知に用いられ,シャットダウン等のタイミングを決定するコンデンサを意味すると主張し,被告は,発振のタイミング(周波数)を決めるコンデンサを指すと主張している そこで 本件明細書1の発明の詳細な説明を参照すると外 。, ,「部タイミングコンデンサ」あるいは「タイミングコンデンサ」及びこれらに関連する記載として,次の各記載がある(甲3。判決注・下線は当裁判所が付加した。。)ア「本発明の一態様において,集積回路は,第1および第2の直流端子と,負荷回路に出力信号を供給する共通端子とを有するハーフブリッジ回路において接続された第1および第2のMOSゲート型パワー半導体デバイスを駆動する回路であり,共通端子を第1のMOSゲート型パワー半導体デバイスと第2のMOSゲート型パワー半導体デバイスの間のノードに設けたシリコン基板上に形成された集積回路である。その集積回路は,外部タイミングコンデンサの電圧からなるロー論理レベル信号に接続された入力制御端子を有するタイマ回路と,タイマ回路に接続され,第1および第2のMOSゲート型パワー半導体デバイスをオンおよびオフに切り換える周波数を制御し,また,入力制御端子に印加される信号に応じて切り換わる出力を供給する第1のラッチ回路と,第1のラッチ回路にそれぞれが接続され,第1のラッチ回路の上記出力の切り換わりに従い,遅延時間間隔の間,上記ラッチ出力信号の伝達を遅延させ,第1および第2のMOSゲート型パワー半導体デバイスの同時導通を防止する,高圧側のデッドタイム遅延回路および低圧側のデッドタイム遅延回路と,高圧側デッドタイム遅延回路および低圧側デッドタイム遅延回路にそれぞれ接続され,入力制御端子に印加された信号に応じて第1および第2のMOSゲート型パワー半導体デバイスをオンおよびオフさせるための高圧側および低圧側出力端子をそれぞれ有する高圧側ドライバ回路および低圧側ドライバ回路と,外部タイミングコンデンサに接続され,外部タイミングコンデンサの電圧がしきい値電圧より低いときに,高圧側および低圧側出力の供給を停止するシャットダウン回路とからなる。シャットダウン回路は,外部タイミングコンデンサの電圧をしきい値電圧と比較するしきい値電圧検出回路を備え,しきい値電圧検出回路は高圧側及び低圧側のデッドタイム遅延回路に出力を供給する第2のラッチ回路に接続されている( 課題を解決するため 。」【の手段 【0025 )】】surface mount イ チップ30は8ピンDIPまたは表面マウントパッケージ 「 ()の中に収容されてもよく,以下のようなピン出力を有する:packageV-直流電源Vからチップ動作電圧を受けるためのピン。 CC BUSC -タイミングコンデンサ14とタイミング抵抗16との間のノードに T接続された単一入力制御ピン。ピンC での信号はH とL の両出力を制 T OO御する( 従来の技術 【0010 ) 。」【】】ウ「ゲート駆動ICは自己発振しているため,ゲート駆動出力L およびHO-V のうちの1つは図2に示す短いデッドタイムの期間を除いて常時 OSオンとなる。通常の動作状態では,MOSFET40あるいはMOSFET42のいずれかがオンとなる。結果として,例えば図3に示すように,単純にタイミングコンデンサ14により外部にグランドまで分路を形成することによりゲート駆動ICをオフすることは,回路を保護するのには充分でない( 発明が解決しようとする課題 【0015 ) 。」【 】】エ「14…タイミングコンデンサ ( 符号の説明 ) 」【】オ「抵抗16およびコンデンサ14は,次式で定まる発振周波数を制御する:f=1/(1.4RC)…(1( 従来の技術 【0011 ) 1614 )」【】】カ「この基本回路の欠点は,もし,ランプが壊れるか(その動作寿命が尽きたときのように)もしくは回路から取り外されたとき,回路内の他の構成部品が破滅的に故障するかもしれないことである。それゆえ,ゲート駆動IC30の使用者は,故障の状態を検出してICをオフする別個の外部回路要素を設計しなければならない。好ましくは,ゲート駆動ICの両出力は,ターンオフ状態のもとでゲート駆動ICをオフする( 発明が解決。」【しようとする課題 【0014 ) 】】キ「図3は,ランプが取り外されたときに入力制御コンデンサ14のグランドへの分路を形成するためのトランジスタ60を含む,図1を改変した回路を示す( 発明が解決しようとする課題 【0016 ) 。」【 】】ク「本発明は,上記課題を解決すべくなされたものであり,その目的とするところは,ランプを駆動する集積回路において,駆動出力の双方が不能になることによりランプが故障したとき,または,ランプが取り外されたときに,駆動回路の構成部品を損失から保護する安定器集積回路を提供することにある。また,ランプ交換時において,ランプのパワースイッチを切り換えなくとも,自動的にランプ駆動回路を再起動する安定器集積回路を提供することを目的とする( 発明が解決しようとする課題 【002 。」【 】3 )】ケ「以下,添付の図面を用いて本発明に係る安定器集積回路の実施形態を説明する。本発明は,図3に示すような単純な回路を用いて,そのIC内部の回路構成を改変することにより実現できる( 発明の実施の形態 【0 。」【】030 )】コ「図5は,図3の回路に包含されるのに好適な本発明に係るICチップ30の回路ブロック図である。チップ30の8本のピンが図5においても同様に用いられる。図5に示される全ての回路ブロックは共通のシリコンチップに典型的に集積化される( 発明の実施の形態 【0031 ) 。」【】】サ「本発明は,これらの機能の全てを,前述の特許において開示されたIR2155やIR2151のICのようにIC内部で実現しているが,さらに,C ピンを使用した新しいシャットダウン機能も備えている。本発明Tによれば,以下の2つのさらなる回路ブロックが追加されている。すなわち (1)C 検出用の第3のコンパレータ118および(2)シャット ,Tダウンラッチ回路124が追加されている。入力ピンC は,C ピン電 TT圧が分圧回路112により供給される所定のしきい値(VR3として示される)よりも低くなるときを検出する第3のコンパレータ118の負入力に接続される。そのとき,第3のコンパレータ118は,その出力をシャットダウンラッチ回路124および低圧側のデッドタイム遅延回路130に供給する。シャットダウンラッチ回路124の出力は,次に,高圧側の。」(【】 デッドタイム遅延回路126の入力に供給される発明の実施の形態【0039 )】シ「第3のコンパレータ118が状態を変化させるときのしきい値電圧VR3は,自己発振に対して用いられるしきい値電圧VR2より低い値に選択。。, , される その動作例を図6に示す ここでは VR1およびVR2の値はそれぞれ2/3V,1/3Vに選択され,また,VR3の値は便宜CC CC上,最初は1/6Vに選択されている。なお,VR3 ( 発明の実施の形態 【0047 ) 【】】タ「もし,通常動作時に,コンデンサ14の放電を触発する故障が発生すると,ゲートドライバ出力の両方が不能になり,ハーフブリッジの出力は発振を停止する。故障状態が終了すると,R ピンの電圧は自動再起動のたTめに「ハイ」のままに保持される( 発明の実施の形態 【0048 ) 。」【】】チ「もし,ランプの取り外しによる故障状態で,かつ,図3の回路が用いられている場合,C ピンは放電され,また両ゲートドライバ出力はシャッTトダウンする。ランプが交換されたときは,図3に示すトランジスタ60はオフし,コンデンサ14は再度充電を行う( 発明の実施の形態 【0 。」【】049 )】ツ「本発明のランプを駆動する集積回路によれば,ランプを駆動する駆動回路の駆動出力の双方が不能になりランプが故障したとき,または,ランプが取り外されたときに,駆動回路の構成部品を損失から保護する。また,ランプ交換時において,本集積回路が自動的にランプ駆動回路を再起動するため ユーザはランプのパワースイッチを切り換える必要がない発 , 。」(【明の効果 【0052 )】】(2) 本件明細書1においては,上記のとおり,構成要件1-F,1-Hの「外部タイミングコンデンサ」について 「本発明の一態様において」との留保 ,が付されているものの 「外部タイミングコンデンサ」の電圧からなるロー ,論理レベル信号が,第1及び第2のMOSゲート型パワー半導体デバイスをオン及びオフに切り替える周波数を制御する第1のラッチ回路と接続されているタイマ回路に入力されること,並びに,外部タイミングコンデンサの電圧をしきい値電圧と比較し,外部タイミングコンデンサの電圧がしきい値電圧より低いときに,高圧側及び低圧側出力の供給を停止すること(シャットダウン回路)が記載されている(上記ア 。したがって 「本発明の一態様」 ),における「外部タイミングコンデンサ」とは,第1及び第2のMOSゲート型パワー半導体デバイスをオン及びオフに切り替える周波数を制御する第1のラッチ回路と接続されているタイマ回路に接続されており,かつ 「外部,タイミングコンデンサ」の電圧が,しきい値電圧より低いとシャットダウン回路が起動されるものである。 また,本件明細書1において 「タイミングコンデンサ」とされているも ,のはコンデンサ14をおいて他になく(上記ウ,エ ,コンデンサ14と抵 )抗16は,発振周波数を制御するものとされ(上記オ・従来例についての記載であるものの,図1及び図3からすれば,この記載は,本件特許発明1にも当てはまるものである,タイミングコンデンサ14とタイミング抵抗 。)16との間のノードに接続されたC ピンでの信号がH とL の両出力を制 T OO御するものとされている(上記イ・従来例についての記載であるものの,図1及び図3からすれば,この記載は,本件特許発明1にも当てはまるものである。そして,本件明細書1の実施例においては,起動後,C ピン電圧 。)Tがしきい値電圧VR3を越えると,自己発振が生じ(上記セ ,C ピン電 ) T圧がしきい値電圧VR1に達すると,しきい値電圧VR2に達するまで,コンデンサ14が放電するものとされ(上記シ,ソ ,また,ランプの取り外 )しによる故障状態で,図3の回路が用いられている場合,C ピンは放電さTれ,C ピン電圧が所定のしきい値より低くなったときは,第3のコンパレTータ118の出力がシャットダウンラッチ回路124及び低圧側のデッドタイム遅延回路130に供給され,次いで,シャットダウンラッチ回路124の出力が高圧側のデッドタイム遅延回路126に供給され,その結果,両ゲート出力はシャットダウンし,さらに,故障状態が解消されたとき(ランプが交換されたとき)は,コンデンサ14が再度充電を行うものとされている(上記サ,チ 。)そうすると,本件明細書1に記載された実施例においては,少なくとも構成要件1-F,1-Hにいう「外部タイミングコンデンサ」とは,コンデンサ14のことであって,抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサであり,かつ,その電圧がしきい値電圧より低いとシャットダウン回路を起動するものであることは明らかである。 本件明細書1における上記実施例が,上記アの「本発明の一態様」として記載された【課題を解決するための手段】を具体化したものであり,本件明細書1には,上記実施例以外の実施例の記載が全くないことからすれば,本件特許発明1における「外部タイミングコンデンサ」は,抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサであり,かつ,その電圧がしきい値電圧より低いとシャットダウン回路を起動するものであると認めるのが相当である。 (3) 本件特許発明1の「外部タイミングコンデンサ」についての上記解釈は,本件特許発明1についての次の出願の経過からも裏付けられるところである。すなわち,本件特許発明1については,平成11年1月7日付けで,進歩性がない旨の拒絶理由通知が出され(甲6 ,これを受けて,原告から本 ), (,), 件補正がなされ 本件意見書が提出されているものであり 甲10 11本件意見書には,次の記載がある(甲11 。)ア「請求項1におきましては,引例との差異をより明確にするため,シャットダウン回路が外部タイミングコンデンサの電圧に基いて動作する旨を追加する補正を行いました(1頁9行〜11行) 。」イ「請求項4(旧請求項5)におきましては,請求項1との対応を正確にす『 』 『 』 るため 外部タイミングコンデンサ を 上記外部タイミングコンデンサに変更しました(1頁16行〜18行) 。」ウ「請求項5(旧請求項6)におきましても請求項1と同様の補正を行いました(1頁19行)。」エ「本願発明は,障害が発生し,外部タイミングコンデンサ14の電圧すなわち外部タイミングコンデンサに接続されるICのピン(C ピン)の電T圧が所定のしきい値レベルより低くなった場合に,スイッチングトランジスタに対するゲート駆動信号を不能にすることによって,スイッチングトランジスタを完全にシャットダウンするものです。これによりスイッチングトランジスタの破壊のようなICに対して非常に有害な状況の発生を確実に防止するという効果を有します(1頁21行〜26行) 。」オ「引用文献1の回路は,不足電圧状態の発生時において,ハーフブリッジ接続されたトランジスタ(引用文献中,トランジスタ20,21)のスイッチング動作を停止させるようにのみ動作し,C ピン上での電圧降下にT基いては活動化されず,トランジスタのゲート駆動信号をターンオフするというような動作は行ないません(4頁2行〜6行) 。」カ「本引例のシャットダウン回路は,ランプの障害または除去による負荷電,, 流変化に基いてシャットダウンするものでありますが 本願発明のように外部タイミングコンデンサ(C ピン)の電圧降下を検出し,これに基いTてトランジスタのゲート駆動信号をターンオフさせるものではありません(4頁10行〜14行) 。」キ「本願発明は,障害が発生し,外部タイミングコンデンサ14に接続されるC ピンの電圧が所定のしきい値レベルより低くなったときに,図6にT, , 示すようにスイッチングトランジスタ40 42に対するゲート信号H 0L を不能状態(ロー)にすることによって,スイッチングトランジスタ 040,42の完全なシャットダウンを可能とするものです。このように障害発生を外部タイミングコンデンサ14の電圧(すなわちC ピン)の電T圧により検出し,スイッチングトランジスタ40,42を完全にシャットダウンするという点はいかなる引例においても開示されておらず,また,示唆もされておりません(4頁22行〜29行) 。」ク「以上,説明しましたように,本願発明の特徴である,障害発生時に外部タイミングコンデンサの電圧(すなわちC ピンの電圧)が所定のしきいT値レベルより低くなった場合に,スイッチングトランジスタに対するゲート駆動信号を不能にすることによって,それらのスイッチングトランジスタを完全にシャットダウンするための構成は,上記のいかなる引例においても開示されておらず,また,示唆もされておりません。また,本願発明は,障害発生時にスイッチングトランジスタを完全にシャットダウンすることにより,障害から回路を確実に保護できるという点において引例に対して優れた効果を有しております(6頁7行〜14行) 。」本件意見書の上記記載は,請求項1及び請求項4の「外部タイミングコンデンサ」が抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサであることを当然の前提として(このことは,請求項1における「外部タイミングコンデンサの電圧からなるロー論理レベル信号に接続された入力制御端子を有するタイマ回路と,上記タイマ回路に接続され,上記第1および第2のMOSゲート型パワー半導体デバイスをオンおよびオフに切り換える周波数を制御し,また,上記入力制御端子に印加される上記信号に応じて切り換わる出力を供給する第1のラッチ回路と」との記載,及び,「 ,, 請求項4における 請求項1に記載の集積回路において 上記タイマ回路は上記MOSゲート型パワー半導体デバイスがオンおよびオフされる周波数を制御するための第2の入力制御端子を有し,上記第1および第2の入力制御端子は上記タイマ回路の発振周波数を設定するための上記外部タイミングコンデンサおよび外部タイミング抵抗に接続されることを特徴とする集積回路 」との記載から明らかである,同「外部タイミングコンデンサ」がそ 。 。)の電圧の低下により,シャットダウン回路を起動させる機能も兼ね備えることを明示したものである。そして,本件特許発明1(請求項5)についても請求項1と同様の補正をしているものと述べている以上,本件特許発明1における「外部タイミングコンデンサ」を請求項1及び請求項4における「外部タイミングコンデンサ」と別異なものと解すべき理由はない。 ( ) 原告は,本件特許発明1の特許請求の範囲には単に「外部タイミングコン4デンサ」と記載されているだけであるから,当該記載から自己発振駆動回路の発振の周波数を定めるコンデンサのみを意味すると限定解釈する理由はな, , いし 特許請求の範囲に記載の発明は実施例に限定されるわけではないから,。, 実施例の記載を根拠に限定解釈することは許されない と主張する しかし本件明細書1には,上記のような発明の開示しかなく,それ以外の発明の開示がないこと,及び,本件意見書の上記記載に照らせば,本件特許発明1の「外部タイミングコンデンサ」を,抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサであり,かつ,その電圧がしきい値電圧より低いとシャットダウン回路を起動するものであると解すべきであり,原告の上記主張は採用し得ない。 (5) 本件ランプ安定回路1においては,コンデンサC2が抵抗R2との組み合わせにより発振周波数を定めており,コンデンサC11は,その電圧がしきい値電圧より低いとシャットダウン回路を起動させるものであるとしても,発振周波数を定めているものではない。 そうすると,本件ランプ安定回路1のコンデンサC11は,構成要件1-F,1-Hにいう「外部タイミングコンデンサ」には当たらず,本件ランプ安定回路1は,構成要件1-F,1-Hを充足しないから,本件ランプ安定回路1は,本件特許発明1の技術的範囲に属しないものと認められる。 2争点2(本件ランプ安定回路1は,本件特許発明1と均等か )について 。 上記1(1)ないし(4)によれば,本件特許発明1は,ランプが取り外されたときに,高圧側及び低圧側のMOSゲート型パワー半導体デバイスのゲート駆動ICの両出力をターンオフ状態にすることにより,駆動回路の構成部品を損失(故障)から保護することを目的としたものであり(上記1(1)カ,ク ,そ)のために,外部タイミングコンデンサに接続されたC ピンを使用した新しいTシャットダウン機能を備えたものである(上記1(1)サ,構成要件1-F 。)すなわち,第3のコンパレータにより,外部タイミングコンデンサに接続されたC ピン電圧が自己発振に対して用いられるしきい値電圧VR1及びVRT2のいずれよりも低い値として選択されたしきい値電圧VR3よりも低くなったことを検出したときは,第3のコンパレータがその出力をシャットダウンラッチ回路及び低圧側のデッドタイム遅延回路に供給し,シャットダウンラッチ回路の出力が高圧側のデッドタイム遅延回路に供給され,両ゲートドライバ出力がシャットダウンする(上記1(1)サ,シ,タ,チ 。)そして,このようなC ピン電圧の降下に基づいて高圧側及び低圧側のMOTSゲート型パワー半導体デバイス(スイッチングトランジスタ)に対するゲート駆動信号をターンオフさせること(それにより,高圧側及び低圧側のMOSゲート型パワー半導体デバイスを完全にシャットダウンすること)が,本件特許発明1の特徴であることは,拒絶理由通知(甲6)に対する本件意見書(甲11)において,他ならぬ原告自身によって,再三にわたり述べられているところである(上記1(3)エないしク 。また,原告は,外部タイミングコンデ )(, ンサの電圧とC ピンの電圧とを同じ値を示すものとした上で 上記1(3)エTカないしク ,拒絶理由通知に示された引例との差異をより明確にするため, )シャットダウン回路が外部タイミングコンデンサの電圧に基づいて動作する旨を追加する本件補正を行って(上記1(3)ア,ウ ,特許査定を受けたもので )ある。 以上によれば,本件特許発明1は,外部タイミングコンデンサの電圧,すなわち外部タイミングコンデンサに接続されるC ピンの電圧が所定のしきい値T電圧より低くなったときに,高圧側及び低圧側のMOSゲート型パワー半導体デバイスに対するゲート駆動信号をターンオフすること(それにより,高圧側及び低圧側のMOSゲート型パワー半導体デバイスを完全にシャットダウンすること)をその発明の本質的特徴とするものであることが認められる。 したがって,本件ランプ安定回路1においては,外部タイミングコンデンサが接続されたC ピンとは異なるピン(SDピン)によって,外部タイミングTコンデンサC2とは別のコンデンサC11にシャットダウン回路が接続されているのに対し,本件特許発明1においては,シャットダウン回路がC ピンにTよって外部タイミングコンデンサに接続されているという差異は,本件ランプ安定回路1と本件特許発明1との本質的な差異である。 よって,本件ランプ安定回路1の構成は,本件特許発明1と均等なものであると解することはできない。 3争点5(本件ランプ安定回路2は,本件特許発明2と均等か )について 。 (1) 本件明細書2には,以下の記載がある(甲4 。)ア「請求項6に記載の電力回路において,前記第1抵抗は約1オームの抵抗値を有し,前記第2抵抗は約2オームの抵抗値を有することを特徴とする電力回路( 請求項8 )。」【】イ「分路抵抗(shunt resistor)R を,-Hｖノードと高電圧ゲート・ドS。」(【】【】) ライバ回路のV端子との間に含めてもよい関連技術0009 SS「,, , ウ 電力回路には また 低位側電圧源とダイオードとの間で直列結合されダイオードを通じてキャパシタに流れ込む漂遊インダクタンスによる誘導電流の成分を減少させる第1電流制限要素と,低位電力端子と低位側電圧源との間で直列結合され,ダイオードを通じてキャパシタに流れ込む漂遊インダクタンスによる誘導電流の成分を減少させることが可能な第2電流制限要素とが含まれる( 本発明の概要 【0022 ) 。」【】】エ「図2に,電流制限要素(望ましくは抵抗)RbｓおよびRe2が含められていることを除き,図1のハーフ・ブリッジ回路と実質的にほぼ同一のハーフ・ブリッジ電力変換回路10を示す( 発明の実施の形態 【0 。」【】025 )】オ「具体的には,第1電流制限要素Rbｓは,Dbｓに直列接続する形で含められ,Vlｓにより誘導される電流の流れを制限する。Rbｓは,Rbｓ・Cbｓ>>ｔ1となるように選ぶことが望ましい。ここで,ｔ1は,電流がD2内でdi/dｔの割合でランプ状に増大する期間である。しかしながら,Rbｓは,通常動作の際のCbｓの充電要件により決定される上限を有することに注意されたい (International Rectifier Corporat 。 ion から入手可能な)IRPT2056C高電圧ゲート・ドライバ回路を使用したアプリケーションにおいては,約1オームの抵抗値を有するRbｓがうまく動作した( 発明の実施の形態 【0026 ) 。」【】】カ「第2電流制限要素Re2は,サブストレイト・ダイオードDｓｕbと直列の形で含められることが望ましい。Re2は,図に示すように,-Hｖと高電圧ドライバ回路のVｓｏ端子との間に位置づけることが望ましい。 しかしながら,Re2には他にも適切な位置があり,それは,例えば高電, 。」 圧ドライバ回路のVb端子と DbｓとCbｓとの接合点との間である( 発明の実施の形態 【0027 ) 【】】キ「Re2は,Re2・Cbｓ>>ｔ1となるように選ぶことが望ましい。 ここで,ｔ1は,電流がD2内でdi/dｔの割合でランプ状に増大する期間である。しかしながら,Re2は,通常動作の際のQ2のゲート駆動タイミング要件により決定される上限を有することに注意されたい。IRPT2056C高電圧ゲート・ドライバ回路を使用したアプリケーションにおいては 約2オームの抵抗値を有するRe2がうまく動作した発 , 。」(【明の実施の形態 【0028 )】】ク「本発明の望ましい実施形態における電流制限要素を採用した電力変換回路は,下層電流Iｓｕbを制限することにより,漂遊インダクタンスの両端に生ずる電圧スパイクに対する耐性(immunity)を向上させる点で有利である。同様に,本発明に基づく電力変換回路はdi/dｔの割合に対する高い耐性を有し,これにより大きいIGBTを使用して高い電力定格を得ることができる。加えて,本発明はブートストラップ電源Vccを高位側ドライバと組み合わせて使用することを可能にし,低コストおよび回路サイズ縮小をもたらす( 発明の実施の形態 【0030 ) 。」【】】(2) 上記(1)の記載によれば 本件明細書2においては 構成要件2-Jの 第 ,,「2電流制限要素」について,低位電力端子と低位側電圧源との間で直列結合されるという配置と,ダイオードを通じてキャパシタに流れ込む漂遊インダクタンスによる誘導電流の成分を減少させることが可能であるという機能とを持つものであることが開示されているにとどまり(上記(1)ウ ,それ以 )上に詳細な説明はなされていない。なお,上記(1)カのとおり,本件明細書2の記載上は,Re2が第2電流制限要素とされており,上記(1)エ,キのようにそれを前提としたと思われる記載も認められるものの(上記(1)エの「電流制限要素(望ましくは抵抗)RbｓおよびRe2」は,第2電流制限要素が第2抵抗である旨の構成要件3-K,4-Mを意識した記載であり,上記(1)キの第1文及び第2文は,第2電流制限要素たる第2抵抗の抵抗値とキャパシタンスとの積が漂遊インダクタンスによる誘導電流の持続時間よりも十分に大きい旨の構成要件3-O,4-Qを意識した記載であり,上記(1)キの第4文は,第2電流制限要素たる第2抵抗が約2オームの抵抗値を有する旨の請求項8(上記(1)ア)を意識した記載であると解される,上。)記(1)カに記載されたRe2の配置は,構成要件2-J記載の第2電流制限要素の配置と明らかに異なるものであり,むしろ構成要件4-L記載の第3電流制限要素に相当するものであると認められる。したがって,上記(1)カ及びキの記載は第2電流制限要素について説明したものと解することはできない。 ( ) 本件明細書2は 「第2電流制限要素」に関し,上記のとおり,矛盾した3 ,記載を包含するものであるものの,仮に,第2電流制限要素に関する一部の記載(上記( )カ,キ)を構成要件4-Lの「第3電流制限要素」に関する1記載であり 「第2電流制限要素」とあるのは「第3電流制限要素」の誤記 ,であると善解して本件明細書2を理解すれば,構成要件2-Jの「第2電流制限要素」は 「前記低位電力端子と前記低位側電圧源との間で直列結合さ ,れ」るという配置と 「前記ダイオードを通じて前記キャパシタに流れ込む ,前記漂遊インダクタンスによる前記誘導電流の成分を減少させることが可能」であるという機能とによって規定されているものであって,図2における抵抗Rｓがこれに該当するものである。そして,この場合でも,本件ランプ安定回路2の低位電力端子-Hｖと低位側MOSトランジスタとの間にあるシャント抵抗R3が,構成要件2-Jで規定されている「第2電流制限要素」の配置とは,その配置を異にするものであることは明らかである。さらに,それにもかかわらず,両者が均等であるというためには,まず,本件ランプ安定回路2の抵抗R3がダイオードを通じてキャパシタに流れ込む漂遊インダクタンスによる誘導電流の成分を減少させることが可能であるという機能を奏するかどうかを慎重に検討することが必要であるというべきである。 この点について,被告は,高位側MOSトランジスタQ1がオフになる瞬間については,回生電流が低位側ダイオードを通して流れ続けようとするため,本件ランプ安定回路2の抵抗R3は,漂遊インダクタンスと同様に,低位側ダイオードからの電流を妨げ,その結果,Vｓがより一層低下することになり,ブートストラップ・コンデンサの過剰充電を助長するものであるから,むしろ「第2電流制限要素」とは逆の働きをしている旨主張し,これに沿う証拠として乙19号証を提出している。そして,乙19号証は,本件特許発明2の「第2電流制限要素」と本件ランプ安定回路2の抵抗R3とのこのような働きの差異は,構成要件2-Jの「第2電流制限要素」の配置ではハーフブリッジ回路の主電流(回生電流も含む )が流れないのに対し,本 。 件ランプ安定回路2の抵抗R3にはハーフブリッジ回路の主電流(回生電流も含む )が流れることによるとし,本件ランプ安定回路2での実測によっ 。 ても,R3が構成要件2-Jの「第2電流制限要素」の逆の働きをしていることが確認できたというものである。 しかるに,原告は,本件ランプ安定回路2の抵抗R3が抵抗であることを指摘するにとどまり,抵抗R3がダイオードを通じてキャパシタに流れ込む漂遊インダクタンスによる誘導電流の成分を減少させることが可能であるという機能を奏する旨を何ら立証していない。 そうすると,本件特許発明2の構成要件2-Jの「前記低位電力端子と前記低位側電圧源との間で直列結合され」た「第2電流制限要素」を,本件ランプ安定回路2の低位電力端子-Hｖと低位側MOSトランジスタとの間にあるシャント抵抗R3という構成と置き換えても,本件特許発明2の目的を達することができ,同一の作用効果を奏するものであることは,未だ立証されていないというほかない。 よって,本件ランプ安定回路2の構成は,その余の点について判断するまでもなく,本件特許発明2と均等なものであると解することはできない。 4争点6(本件ランプ安定回路2は,本件特許発明3と均等か )について 。 本件特許発明3の構成要件3-Jは,本件特許発明2の構成要件2-Jと同一であるから,上記3と同一の理由により,本件ランプ安定回路2の構成は,本件特許発明3と均等なものであると解することはできない。 5争点8(本件ランプ安定回路2は,本件特許発明4と均等か )について 。 本件特許発明4の構成要件4-Kは,本件特許発明2の構成要件2-Jと同一であるから,上記3と同一の理由により,本件ランプ安定回路2の構成は,本件特許発明4と均等なものであると解することはできない。 6結論よって,原告の本訴請求は,その余の点について判断するまでもなく,いずれも理由がないから,主文のとおり判決する。 |
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| 追加 | |
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(別紙)物件目録下記の型式番号により特定される下記1〜2の半導体装置。 1.MCZ4001P2.MCZ4002P(別紙)回路目録1.松下電工株式会社製ランプ製品HFAシリーズ,HHFZシリーズ,SLAZシリーズ及びHFAZシリーズに使用されている,型式番号MCZ4001P及びMCZ4002Pの半導体装置が組み込まれているランプ安定回路2.松下電工株式会社製ランプ製品型式番号HFA8080に使用されている,型式番号MCZ4001P及びMCZ4002Pの半導体装置が組み込まれているランプ安定回路 |
| 裁判長裁判官 | 設樂隆一 |
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| 裁判官 | 関根澄子 |
| 裁判官 | 古庄研 |