ポートフォリオ機能| 関連審決 |
審判1981-16392 |
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| 関連ワード | 反復(反復可能性) / 頒布された刊行物 / 容易に発明 / 相違点の判断 / 実質的に同一 / 容易に想到(容易想到性) / 実施 / 構成要件 / 拒絶査定 / 請求の理由 / 拒絶理由通知 / 請求の範囲 / 判決の拘束力 / |
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| 事件 |
昭和
63年
(行ケ)
237号
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| 裁判所のデータが存在しません。 | |
| 裁判所 | 東京高等裁判所 |
| 判決言渡日 | 1989/11/30 |
| 権利種別 | 特許権 |
| 訴訟類型 | 行政訴訟 |
| 主文 |
原告の請求を棄却する。 訴訟費用は原告の負担とする。 |
| 事実及び理由 | |
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当事者の求めた裁判
一 原告 「特許庁が昭和五六年審判第一六三九二号事件について昭和六三年九月八日にした審決を取り消す。訴訟費用は被告の負担とする。」との判決二 被告 主文同旨の判決 |
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請求の原因
一 特許庁における手続の経緯 原告は、昭和五一年九月七日、名称を「アナログ演算装置」とする発明(以下「本願発明」という。)について特許出願(昭和五一年特許願第一〇七〇七四号)をしたところ、昭和五六年五月二八日拒絶査定があつたので、同年八月一二日審判を請求し、昭和五六年審判第一六三九二号事件として審理された結果、昭和六一年一月二三日、「本件審判の請求は、成り立たない。」との審決(以下「前審決」という。)がなされた。 そこで、原告は、昭和六一年三月二五日東京高等裁判所に前審決の取消訴訟を提起し、同裁判所昭和六一年(行ケ)第六三号事件として審理され、昭和六二年一二月二二日前審決取消の判決(以下「前訴判決」という。)があり、右判決は確定したので、特許庁は前記審判事件について更に審理の上、昭和六三年九月八日、「本件審判の請求は、成り立たない。」との審決(以下「本件審決」という。)をし、 その謄本は同年一〇月五日原告に送達された。 二 本願発明の要旨@ 入力アナログ信号を一つの入力とする比較器A プログラムメモリ部と演算制御部とデータメモリ部とを有し前記比較器からの出力信号を入力とするプロセツサB このプロセツサから出力されるデイジタル信号をアナログ信号に変換しかつこのアナログ信号を前記比較器の他の一つの入力信号として与えるデイジタルアナログ変換器C このデイジタルアナログ変換器の出力信号を前記プロセツサからの出力指令信号に従つてサンプル・ホールドするアナログ信号保持手段を具備しD 前記プロセツサは、前記プログラムメモリ部に記憶されている信号に従つて前記比較器、プロセツサ及びデイジタルアナログ変換器で構成されるループによつて前記入力アナログ信号をデイジタル信号に変換しE 次にこのデイジタル信号に前記データメモリ部及び又はプログラム部に記憶されているデータを使用して所定の演算を施しF この演算結果を前記デイジタルアナログ変換器を介して前記アナログ信号保持回路に出力する動作をなすことを特徴とするアナログ演算装置(別紙図面(一)参照)三 本件審決の理由の要点1 本願発明の要旨は、前項記載のとおりである。 2 原査定の拒絶理由の要点は、本願発明は本件出願前に頒布された刊行物である「EDN」一九七四年四月五日号第三四頁ないし第四〇頁(以下「第一引用例」という。)、米国特許第三、七三一、三〇二号明細書(以下「第二引用例」という。)に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない、というものである。 第一引用例(別紙図面(二)参照)、特にFig6(第三八頁)やFig8(第39条)とそれらに関する説明文を参照すると、両図は明らかに同じシステムの一部を記載したものであり、かつ次の(1)〜(7)を構成に欠くことができない事項とする発明を記載したものであることが認められる。すなわち、 (1) 入力アナログ信号(ANALOG INPUT)を一つの入力とする比較器(ANALOG COMPARATOR)。 (2) 比較器からの出力信号(SENSE1 LINEの信号)を入力とするデイジタルコンピユータ(「COMPUTER」及び入出力のための周辺回路である「DAC OUTPUT REGISTER」「CHANNEL OUTPUT REGISTER」「DECODER」等)。デイジタルコンピユータである以上、プログラムメモリ部、演算制御部及びデータメモリ部として動作する機能部分を有することは当然である。また、比較器の出力信号がデイジタルコンピユータの入力として供給されることは、Fig6(b)のデイジタルコンピユータが実行すべきプログラムステツプとして「JUNP ON SENSE1=FALSE TO SHIFT」があることから、明らかである。なお、比較器からの出力信号によつて、Fig6(c)中の「X〉VOLTAGE?」が判断され、その結果が「YES」又は「NO」に相当する。 (3) デイジタルコンピユータから出力されるデイジタル信号(Fig6(a)の「DAC OUTPUT REGISTER」の出力である「OUTPUT」又はFig6(b)、(c)中のXの値)をアナログ信号(ANALOG OUTPUT)に変換しかつこのアナログ信号を前記比較器の他の一つの入力信号として与えるデイジタルアナログ変換器DCA(以下、デイジタルアナログ変換器を「D/A変換器」、アナログデイジタル変換器を「A/D変換器」という。)。 (4) このD/A変換器の出力信号を前記デイジタルコンピユータからの出力指令信号(Fig8の「FROM COMPUTER」と表示された線から「CHANNEL OUTPUT REGISTER」及び「DECODER」を介して各「SANPLE&HOLD」に与えられる信号)に従つてサンプル・ホールドするアナログ信号保持手段(SAMPLE&HOLD)。 (5) 前記デイジタルコンピユータは、それが当然有するプログラムメモリ部に記憶されている(imbedded)信号に従つて前記比較器、デイジタルコンピユータ及びD/A変換器で構成されるループ(Fig6(b)又は(c)に記載されている。)によつて前記入力アナログ信号をデイジタル信号(前記(3)のXの最終値)に変換する。 (6) デイジタルコンピユータである以上、当然に有する前記(2)のデータメモリ部又はプログラムメモリ部のデータを使用して、当然に所定の演算をすると認められる(演算をすること自体は第一引用例第三六頁左欄第一四行や同頁右欄第一三行「daｔa ｗhich mｕｓｔ be ｐｒｏceｓｓed」など、論文全体の趣旨から明らかである。)。演算のタイミングについては、前記(5)の変換の次とならざるを得ない。 (7) デイジタル信号を前記D/A変換器DCAを介して前記アナログ信号保持回路(SAMPLE&HOLD)に出力する動作(ソフトウエアはFig8(b)に記載されており、それは当然にプログラムメモリ部に記憶されていると認められる。)をなすことを特徴とする、コンピユータのためのD/A及びA/Dインターフエース。 次に、第二引用例(別紙図面(三)参照)を参照すると、次の〔1〕〜〔7〕を構成に欠くことができない事項とする発明が記載されていることが認められる。すなわち、 〔1〕 入力アナログ信号18を一つの入力とする比較器19。 〔2〕 メモリ部11〜14を有し前記比較器からの出力信号を入力するコンピユータ(10及び周辺回路22、24、25、26)。メモリ部がプログラムやデータを記憶し、算術演算や論理演算をすることは、例えば第二欄第三一行ないし第三欄第一二行に明記されている。 〔3〕 コンピユータから出力されるデイジタル信号をアナログ信号に変換しかつこのアナログ信号を前記比較器の他の一つの入力信号として与えるスイツチ及び梯子回路網20。 〔4〕 このスイツチ及び梯子回路網の出力信号を前記コンピユータからの出力指令信号(アキユムレータ11及びメモリバツフアレジスタ12からデコーダ26、 出力選択ロジツク回路25を介してマルチプレクサスイツチ24に与えられる信号)に従つてサンプル・ホールドするアナログ信号保持手段24、23。 〔5〕 前記コンピユータは、前記プログラムに従つて前記比較器、コンピユータ及びスイツチ及び梯子回路網で構成されるループによつて前記入力アナログ信号をデイジタル信号に変換する。 〔6〕 このデイジタル信号に前記データを使用して所定の算術演算や論理演算を施す。これら演算のタイミングについては、前記〔5〕の変換以前は物理的に不可能であるから、前記〔5〕の変換の次とならざるを得ない。 〔7〕 この演算結果(「cｏmｐｕｔed ｖalｕeｓ」又は「cｏmｐｕｔed ｒeｓｕlｔｓ」)を前期スイツチ及び梯子回路網を介して前記アナログ信号保持回路に出力する動作をなすことを特徴とする、D/A変換システム。 3 請求人(原告)は、審判請求理由中で、次の事項を主張した。 第一引用例について(イ) アナログ信号をデイジタル信号に変換する動作、デイジタル信号に所定の演算を施す動作、及び演算結果を出力する動作を時分割で、しかもプログラムメモリからの信号に従つてすることについて、開示されていない。 (ロ) 比較器の出力(SENSE1 LINE)がどこに結合されているのか不明である。 (ハ) プロセツサの外部に、「DAC OUTPUT REGISTER」「CHANNEL OUTPUT REGISTER」「DECODER」を有している。 第二引用例について、 (ニ) ナンドゲート22、ロジツク回路25、デコーダ26をプロセツサの外部に有する。 (ホ) 動作がハードウエアによるシーケンス制御によるものであつて、プログラムメモリ部に記憶されている信号によつて動作が遂行されるものでない。 また、当審における昭和六三年二月二九日付け尋問書に対して、同年五月一二日付け回答書で次のように回答した。 (ヘ) 審判請求の理由に関して回答を請求することは、行政事件訴訟法第33条の趣旨に反する。 (ト) 第一引用例の「SENSE1 LINE」はアツプダウンカウンタに結合されると見るのが自然である。 (チ) 本願発明は、特許請求の範囲に記載された「プロセツサは、前記プログラムメモリ部に記憶されている信号に従つて前記比較器、プロセツサ及びD/A変換器で構成されるループによつて前記入力アナログ信号をデイジタル信号に変換し、 次にこのデイジタル信号に前記データメモリ部及び又はプログラムメモリ部に記憶されているデータを使用して所定の演算を施し、この演算結果を前記D/A変換器を介して前記アナログ信号保持回路を出力する動作をなす」構成によつて、「動作がすべてプログラムメモリ部からの信号によつて行う」ものであり、かつ「コンピユータの外部に制御のための各回路を必要としない」ものである。 (リ) 明細書を補正する意思はない。 4 よつて審理するに、本願発明は各引用例記載の発明に基づいて当業者が容易に発明をすることができたものといわざるを得ない。 すなわち、 本願発明と第一引用例記載の発明とを構成要件ごとに対比すると、前者の@〜D及びFは後者の(1)〜(5)及び(7)とそれぞれ実質的に同一である。また、 前者のEがプロセツサのプログラムメモリ部に記憶されている信号に従つて演算をするのに対し後者の(6)では演算を制御する手段を特定していない点で相違するが、コンピユータがそれが当然に有するプログラムメモリ部に記憶されている信号に従つて演算をするように構成すること自体は当業者が普通に予測する事項であり、それをデイジタル信号の演算という動作に適用することに何ら困難性は認められないから、前記相違点は当業者が容易に想到することができたものというほかない。さらに、すべての構成要件を総合的に対比するとともに、発明の目的効果の相違について検討しても、両発明の間に当業者が容易に予測することができないような相違点を見いだすことができない。 次に、本願発明と第二引用例記載の発明とを構成要件ごとに対比すると、前者の@〜D及びFは後者の〔1〕〜〔5〕及び〔7〕とそれぞれ実質的に同一である。 また、前者のEがプロセツサのプログラムメモリ部に記憶されている信号に従つて演算をするのに対し後者の〔6〕では演算を制御する手段がプログラムメモリ部に記憶されている信号であると特定していない点で相違するが、コンピユータがプログラムメモリ部に記憶されている信号に従つて演算をするように構成すること自体は当業者が普通に予測する事項であり、それをデイジタル信号の演算という動作に適用することに何ら困難性は認められないから、前記相違点は当業者が容易に想到することができたものというほかない。さらに、すべての構成要件を総合的に対比するとともに、発明の目的効果の相違について検討しても、両発明の間に当業者が容易に予測することができないような相違点を見いだすことができない。 前記(イ)〜(チ)についての判断(省略)5 以上のとおり、本願発明は、第一引用例又は第二引用例記載の発明に基づいて当業者が容易になし得たものと認められ、特許法第29条第2項の規定により特許を受けることができない。 四 本件審決の取消事由 本件審決は、前訴判決の拘束力がある判断に反してなされたものであり、かつ本件審判手続において、本願発明が第一引用例又は第二引用例記載の発明に基づき容易になし得たもので特許法第29条第2項の規定により特許を受けることができない点を理由とする拒絶理由通知を発することなくなされたものであつて、違法として取り消されるべきである。また、第一引用例記載の発明の構成(1)と本願発明の構成@が実質的に同一であること、及び第一引用例記載の発明の構成(6)と本願発明の構成Eとが相違すること、第二引用例記載の発明の構成〔1〕、〔3〕、 〔7〕と本願発明の構成@、B、Fが実質的に同一であること、及び第二引用例記載の発明の構成〔6〕と本願発明の構成Eとが相違すること並びに相違点の判断は争わないが、本件審決は第一引用例及び第二引用例記載の技術内容を誤認した結果、第一引用例記載の発明の構成(2)ないし(5)、(7)と本願発明の構成AないしD、Fが一致すると誤つて認定し、かつ両者の相違点の判断を誤り、また、 第二引用例記載の発明の構成〔2〕、〔4〕、〔5〕と本願発明の構成A、C、Dが一致すると誤つて認定したものであるから、違法として取り消されるべきである。 1 前訴において、第一引用例及び第二引用例は、それぞれ周知例1及び周知例2として審理判断の対象となり、原告も被告もこれらの周知例1及び周知例2について意見を述べる機会が十分与えられ、意見を主張してきている。 東京高等裁判所は、これらの主張を審理判断し、「周知例1及び周知例2にD/A変換器をA/D変換系とD/A変換系に共用する考え方が示されている」旨認定した上で、「本願発明は引用例(本訴甲第五号証、以下「前引用例」という。)に記載された発明に基づいて当業者が容易になし得たものと判断した前審決は違法である。」旨判決したものである。 そうすると、被告は、前訴判決の確定により、前引用例はもちろん、判決の中で審理の対象として用いられた第一引用例及び第二引用例についても拘束を受けるのが相当である。 しかるに、本件審決は、前訴において既に審理が尽された第一引用例及び第二引用例を再び用いて本願発明は第一引用例又は第二引用例記載の発明に基づいて当業者が容易になし得たものと審決したもので、前訴判決に示された拘束力ある判断に従つておらず、行政事件訴訟法第33条第1項の規定に反し違法である。 2 前審決は、第一引用例と第二引用例とを用いて行つた拒絶査定について審理し、新しい前引用例を加えて、「本願発明は、引用例に記載された発明に基づいて当業者が容易になし得たものと認められる」旨の判断をしたものであり、前審決によれば、本願発明は、審査の段階で引用された第一引用例及び第二引用例の記載だけでは、すなわち、審査の段階の拒絶理由では、本願発明を拒絶査定することが困難であるとの判断を行つたものであり、この段階で審査官による拒絶理由は、破棄されたと解するのが自然である。 そして、前審決が取り消された後の本件審決において、前審決の前述の判断を翻し、「第一引用例及び第二引用例だけで、本願発明は当業者が容易になし得たものと認められる」との理由、及び「前審決とは引用事項及び引用の趣旨が相違する」との理由により本願を拒絶したのであるから、全体の審査の流れを考慮すれば、特許法第159条第2項で準用する同法第50条の規定により、出願人である原告に対して、新たな拒絶理由通知を発し、意見書の提出及び補正の機会を改めて与えなければならないにもかかわらず、本件審判手続においてかかる手続を履践しなかつたのは違法である。 確かに、被告から昭和六三年二月二九日付け尋問書が発せられ、原告も同年五月一二日付け回答書により返答しているが、尋問書は法律の規定に存在しない手続であり、これに対する対応と、法律に規定されている拒絶理由書に対する出願人の対応とは全く異なるもので、これをもつて拒絶理由通知をする意味がないとはいえない。 3 第一引用例には、本件審決認定の構成(2)ないし(5)及び(7)が記載されていないから、これらの構成と本願発明の構成AないしD及びFが実質的に同一であり、両者はこの点において一致するとした本件審決の認定は誤りである。すなわち、 第一引用例記載の発明の構成(2)について 本件審決は、第一引用例には、「比較器からの出力信号(SENSE1 LINE の信号)を入力するデイジタルコンピユータ(「COMPUTER」及び入出力のための周知回路である「DAC OUTPUT REGISTER」「CHANNEL OUTPUT REGISTER」「DECODER」等)」が記載されていると認定している。 しかしながら、第一引用例のFig6及び第三八頁の説明、Fig8及び第三九頁の説明には比較器からの出力信号がどこに印加されているかの説明はなく、「DAC OUTPUT REGISTER」等によりデイジタルコンピユータを構成しているとの説明もない。Fig6及び第三八頁右欄第一六行ないし第一八行には、「出力レジスタ」と「比較器」だけを用いる旨説明されており、「出力レジスタ(DAC OUTPUT REGISTER)」がデイジタルコンピユータに含まれていないことは明確である。加えて、右出力レジスタには、「COMPUTER OUTPUT BUS」からの信号以外に「REGISTER CLK SIGNAL」も印加されており、これらの信号がどのように作用して「DAC」への「OUTPUT」を発生するかの説明もなされていないため、「出力レジスタ」からの出力と、「COMPUTER OUTPUT BUS」からの信号との関係も不明である。したがつて、本件審決の前記認定は誤りである。 また、本件審決は、第一引用例記載の発明において、「比較器の出力信号がデイジタルコンピユータの入力として供給されていることは、Fig6(b)のデイジタルコンピユータが実行すべきプログラムステツプとして、「JUNP ON SENSE1=FALSE TO SHIFT」があることから、明らかである」旨認定している。 しかしながら、この命令は、単に(c)に示すフローチヤートを実現するシステム全体のプログラムを記述したにすぎず、このようなステツプがあるからといつて直ちに比較器の出力信号がデイジタルコンピユータの入力として供給されていることには結びつかないから、本件審決の右認定は誤りである。 さらに、本件審決は、第一引用例記載の発明においては、「比較器からの出力信号によつて、Fig6(c)中の「X〉VOLTAGE?」が判断され、その結果が「YES」又は「NO」に相当する」旨認定しているが、「X〉VOLTAGE?」の判断をしているのは比較器であるから右認定は誤りである。 第一引用例記載の発明の構成(3)について 第一引用例記載の発明には、D/A変換器はあるが、D/A変換器はレジスタからの信号を入力していてプロセツサからの信号を入力するものではないから、構成(3)についての本件審決の認定は誤りである。 第一引用例記載の発明の構成(4)について 本件審決は、第一引用例記載の発明において、「FROM COMPUTER」と表示された線が「CHANNEL OUTPUT REGISTER」及び「DECODER」を介して「SAMPLE&HOLD」につながつていることを根拠にして「アナログ信号保持手段」が「D/A変換器からの出力信号をコンピユータからの出力指令信号に従つてサンプル・ホールドする」旨認定している。 しかしながら、本願発明において、「プロセツサからの出力指令信号に従つてサンプル・ホールドする」の意味するところは、プロセツサがD/A変換器の出力信号をサンプル・ホールドするタイミングを直接制御することを意味する(本願明細書第一〇頁第八行ないし第一四行及び別紙図面(一)第2図(ヘ)参照)。しかるに、第一引用例記載の発明は、「FROM COMPUTER」と表示された線からの信号がいつたん「CHANNEL OUTPUT REGISTER」で保持され、そこから「アナログマルチプレクサ」、「デコーダ」及び「プログラマブルゲインアンプ」に信号が分配され、デコーダはこの信号を受けるとともに、コントロールアウトプツト2の信号を受けて各アナログ信号保持手段へサンプリングパルスを出力するような構成であり、「FROM COMPUTER」と表示された線からの信号と「SAMPLE&HOLD」に印加されている「DECODER」からのサンプリングパルスとは一対一に対応していないことは明らかであるから、本件審決の前記認定は誤りである。 第一引用例記載の発明の構成(5)について 本件審決は、第一引用例記載の発明の「デイジタルコンピユータは、それが当然有するプログラムメモリ部に記憶されている信号に従つて比較器、D/A変換器で構成するループによつて入力アナログ信号をデイジタル信号に変換する」旨認定しているが、「デイジタルコンピユータ」がどのような形でループに入つているのか不明であるし、コンピユータとは別の「DAC OUTPUT REGISTER」が介在しているから、右認定は誤りである。 第一引用例記載の発明の構成(7)について 本件審決は、第一引用例記載の発明の「デイジタルコンピユータは、デイジタル信号をD/A変換器(DCA)を介してアナログ信号保持回路に出力する動作(ソフトウエアはFig8(b)に記載されており、それは当然にプログラムメモリ部に記憶されていると認められる。)をなしている」旨認定しているが、右認定の根拠となつているFig8(b)にはそれを示唆するようなステツプは記載されていないから、誤りである。 また、本願発明の構成Eと第一引用例記載の発明の構成(6)が相違することは本件審決認定のとおりである。 そして、以上の構成の相違により、本願発明は、動作のすべてがプログラムメモリ部からの信号によつて行われ、プロセツサの外部にA/D変換器やその他制御のための各回路(ハードウエア)を必要としないので、全体構成を簡単にかつ安価にできるという作用効果がある(本願明細書第一〇頁第一九行ないし第一一頁第五行)のに対して、第一引用例記載の発明は、ハードウエアの比較においてもプロセツサの外部に「各種のレジスタ」や「デコーダ」を使用しており、構成が複雑で高価になるという相違がある。 したがつて、本願発明は第一引用例記載の発明から当業者が容易に推考できたものに該当しない。 4 第二引用例のFIG1(別紙図面(三)参照)には「D/A変換システム」の全体のブロツク図が示され、このシステムは、比較器19、破線で囲まれた部分から成るコンピユータ10、D/A変換器(スイツチ及び梯子回路網)20、該D/A変換器20からのアナログ信号を出力選択ロジツク回路25からの信号でサンプリングするストレージユニツト23等で構成される回路であることが示されているが、第二引用例には、本件審決認定の構成〔2〕、〔4〕及び〔5〕が記載されていないから、これらの構成と本願発明の構成A、C及びDが実質的に同一であり、 両者はこの点において一致するとした本件審決の認定は誤りである。すなわち、 第二引用例記載の発明の構成〔2〕について 本件審決は、第二引用例には、「比較器からの出力信号を入力とするコンピユータ(10及び周辺回路22、24、25、26)」が記載されていると認定している。 しかしながら、第二引用例の第二欄第三一行ないし第三三行には、FIG1の破線で囲まれた矩形部分がコンピユータであると明記されているから、周辺回路22、24、25、26をコンピユータに含めているのは誤りである。本願発明において「プロセツサ」は、小形化された「マイクロコンピユータ」を想定しており(本願明細書第三頁第一六行ないし第四頁第一九行)、プロセツサ20の外部にどのようなハードウエアを配置させるかは、全体構成を簡単でかつ安価にすることを目的とした本願発明においては、特に重要な判断事項である。 また、第二引用例記載の発明は、プロセツサに相当するものがあることは認められるが、比較器からの信号を入力していない。このことは、第二引用例記載の発明には、D/A変換動作を、どのタイミングで開始するかを決定する重要な役目をしているナンドゲート22があることから明らかである。加えて、第二引用例第七欄及び第八欄記載の「コンピユータプログラム」は、アナログ入力の値をデイジタル値に変換するためのサブルーチンを示していて、装置全体の動作を示すプログラムではない。 したがつて、本件審決の前記認定は誤りである。 第二引用例記載の発明の構成〔4〕について 本件審決は、第二引用例記載の発明において「アキユムレータ11及びメモリバツフアレジスタ12からの信号がデコーダ26、出力選択ロジツク回路25を介してマルチプレクサスイツチ24に与えられていること」を根拠にして、「アナログ信号保持手段24、23」が「スイツチ及び梯子回路網20の出力信号をコンピユータからの出力指令信号に従つてサンプル・ホールドする」旨認定している。 しかしながら、第二引用例記載の発明は、デコーダ26や出力選択ロジツク回路25、マルチプレクサスイツチ24により、スイツチ及び梯子回路網20からの信号をアナログ信号保持手段23に印加するような構成であり、本願発明のように、 コンピユータから直接出力される出力指令信号(サンプリングパルス)によりD/A変換器からの出力をアナログ信号保持手段に印加する構成となつていない。 また、信号の経路の途中にデコーダ、出力選択ロジツク回路、マルチプレクサスイツチ等が存在すれば動作のタイミングや信号形態が本願発明と異なるものになることは常識的なことである。 したがつて、本件審決の前記認定は誤りである。 第二引用例記載の発明の構成〔5〕について 本件審決は、第二引用例記載の発明において、「コンピユータは、プログラムに従つて比較器、コンピユータ及びスイツチ及び梯子回路網で構成されているループによつて入力アナログ信号をデイジタル信号に変換する」旨認定している。 しかしながら、第二引用例記載の発明においては、比較器19の出力信号が外部からのタイミングパルスによりその開閉が制御されるナンドゲート22を介してコンピユータ10に印加されており、比較器19からの出力信号は端子17に印加される外部タイミングパルスによつてコンピユータ10に印加される構成であつて、 A/D変換の動作がプログラムに従つて行われているとはいえない。ナンドゲート22は、単なる信号の通りみちとしての機能だけでなく、A/D変換動作をどのタイミングで開始するかを決定する手段として重要な役目をしている。 したがつて、本件審決の前記認定は誤りである。 そして、以上の構成の相違により、本願発明は、前述のとおり、動作のすべてがプログラムメモリ部からの信号によつて行われ、プロセツサの外部にA/D変換器やその他制御のための各回路を必要としないので、全体構成を簡単かつ安価にできるという作用効果があるのに対して、第二引用例記載の発明は、動作の一部がプロセツサの外部に設けたナンドゲート22やデコーダ26、出力選択ロジツク回路25によるもので、構成が複雑で高価になるという作用効果上の差異がある。 したがつて、本願発明は、第二引用例記載の発明から当業者が容易に推考できたものに該当しない。 |
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請求の原因に対する認否及び被告の主張
一 請求の原因一ないし三の事実は認める。 二 同四は争う。審決の認定、判断は正当であり、審決に原告主張の違法はない。 1 前審決は、本願発明は前引用例記載の発明に基づいて当業者が容易になし得たとしたもので、その際第一引用例及び第二引用例を本願発明の構成D及びFに関連し、参考としていずれも断片的に引用したにすぎない。 一方、本件審決は、第一引用例及び第二引用例を主引用例とし、本願発明の構成@ないしFのすべてに対応する事項を引用し、それぞれ本願発明と総合的に対比したもので、前審決とは第一引用例及び第二引用例の引用事項及び引用の趣旨が相違するから、本件審決に原告主張の違法はない。 2 本件審決は、審査における査定と同一の引用例及び同一の理由によつて本願発明は特許を受けることができないとしたものであり、審査においてした手続である拒絶理由通知及び拒絶査定は、特許法第158条の規定により審判においてもその効力を有し、同法第159条第2項の規定による再度の拒絶理由通知を要しないから、本件審判手続には同法第50条に違反する違法はない。 なお、本件審判手続において、原告に対し、昭和六三年二月二九日付け尋問書により原査定に不服の理由及び明細書を補正する意思の有無をたずねたところ、原告は、同年五月一二日付け回答書により回答し、あわせて、明細書を補正する意思はないと述べており、原告に対して、審査における査定の理由と同一の拒絶理由を再度通知する意味は全くない。 3 第一引用例記載の技術内容は、本件審決認定のとおりであつて、右認定に原告主張の誤りはない。 第一引用例記載の発明の構成(2)について 比較器からの出力信号(SENSE1 LINE)がコンピユータに入力されることは、第一引用例の第三八頁Fig6のプログラム及び同図の説明から明らかである。 また、第一引用例のFig6(b)(c)のプログラムは、同図欄外の説明文「連続近似論理はコンピユータサブルーチンに記憶される」と明記されているとおり、コンピユータの中に存在する。そして、右プログラム中には、「JUNP ON SENSE1=FALSE TO SHIFT」(センス一ラインが偽なら SHIFT へ飛べ)の命令がある以上SENSE1 LINEの信号(比較器の出力信号)がコンピユータ内で処理されること、その処理のためにコンピユータに入力されることは当然である。 さらに、「X〉VOLTAGE?」の判断は、比較器の出力信号がコンピユータに入力され、実行される。コンピユータはFig6(a)の回路中には図示されていないが、「SENSE1 LINE」及び「COMPUTER OUTPUT BUS」に接続されており、Fig6(c)のフローチヤートのプログラムを(a)に示された回路のみが実行することはあり得ない。 第一引用例記載の発明の構成(3)について 第一引用例記載の発明において、コンピユータからの出力信号がD/A変換器に入力されることは、本件審決認定のとおりである。 第一引用例記載の発明の構成(4)について 第一引用例記載の発明の「CHANNEL OUTPUT REGISTER」「アナログマルチプレクサ」「デコーダ」「プログラマブルゲインアンプ」は入出力装置の一部であり、いわば信号の単なる通りみちにすぎず、アナログ信号保持手段がD/A変換器からの出力信号をコンピユータの指令に従つてサンプル・ホールドする旨の本件審決の認定を左右するものではない。 第一引用例記載の発明の構成(5)について 第一引用例記載の発明のループの形態は、Fig6(a)(b)(c)から一目瞭然であり、「DAC OUTPUT REGISTER」は入出力装置の一部にすぎず、右ループによりAD変換が行われる旨の本件審決の認定を左右するものではない。 第一引用例記載の発明の構成(7)について 第一引用例のFig8(a)の回路によれば、「DAC」の出力は「SAMPLE&HOLD」に接続されており、またFig8(b)には「アナログ出力命令」や「アナログ値をXに置け。XをDCAのレジスタに出力せよ。」のステツプが記載されており、演算結果をD/A変換器を介してアナログ信号保持回路に出力することが明らかである。 そして、本願発明は「動作のすべてが」「制御のための各回路(ハードウエア)を必要としないこと」及び「外部に各種のレジスタやデコーダを使用しない」ことを要旨とするものでなく、外部にA/D変換器を必要としないことは第一引用例記載の発明も同じであるから、本願発明の作用効果が格別のものであるとすることはできない。 4 第二引用例記載の技術内容は本件審決認定のとおりであつて、右認定に原告主張の誤りはない。 第二引用例記載の発明の構成〔2〕について 本件審決が第二引用例記載の発明における汎用コンピユータ10及び周辺回路22、24、25、26を併せて「コンピユータ」としたのは、単なる呼称表現の問題である。 また、第二引用例の第七欄「コンピユータプログラム」中の「SLA」には「アナログ入力がアキユムレータの内容より大のときスキツプせよ」の命令が明記されており、比較器からの信号がコンピユータに入力され処理されていることは明白である。 第二引用例記載の発明の構成〔4〕について 本願発明の特許請求の範囲には「D/A変換器の出力信号をサンプル・ホールドするタイミングを直接制御する」旨の記載はなく、このことは本願発明の要旨ではない。 一方、第二引用例記載の発明において、デコーダ、出力選択ロジツク回路、マルチプレクサスイツチは出力のための付属的装置であり、いわば単なる信号の通りみちにすぎず、D/A変換器の出力信号をコンピユータの指令に従つてサンプル・ホールドする旨の本件審決の認定を左右するものではない。コンピユータプログラムの指定によつてD/A変換器の出力信号がサンプル・ホールドされることは、第八欄のコンピユータプログラム中の「OUTPUT」として「スイツチ及び梯子回路網20の出力をストレージユニツトに出力せよ」という命令が記載されていることから明らかである。 第二引用例記載の発明の構成〔5〕について 第二引用例の「発明の簡単な説明」には、「私は、汎用コンピユータのプログラムされたサブルーチンによつてA/D変換の動作を行うことができることを見いだした」(第一欄第一三行ないし第一七行)と記載され、第七欄、第八欄に右プログラムが開示されているから、コンピユータがプログラムに従つてアナログ信号をデイジタル信号に変換していることは明らかである。第二引用例中のナンドゲート22は単なる信号の通りみちであり、本件審決の認定を左右するものではない。 また、作用効果については、本願発明の特許請求の範囲には、「動作のすべて」、「制御のための各回路を必要としない」旨の記載はないから、このことは本願発明の要旨ではない。 原告は、第二引用例記載の発明には、ナンドゲート22、デコーダ26、出力選択ロジツク回路25があり複雑で高価になる旨主張するが、右ナンドゲート等に相当するものは、本願発明でも使用している。すなわち、本願明細書に記載された本願発明の実施例においても、入力ポート21、出力ポート25、割込み入力端子15が使用され、その具体的内容は省略されているが、それらの中にはゲートやデコーダ等が当然に存在しており、したがつて、本願発明において制御のための各回路を必要としないとの原告の主張は理由がなく、この点で第二引用例記載の発明に差異は存しない。 |
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証拠関係(省略)
理 由一 請求の原因一(特許庁における手続の経緯)、二(本願発明の要旨)及び三(本件審決の理由の要点)の事実は、当事者間に争いがない。 二 そこで、原告主張の審決の取消事由の存否について判断する。 1 原告は、本件審決は、前訴判決に示された拘束力ある判断に従つておらず、行政事件訴訟法第33条第1項の規定に反し違法である旨主張する。 特許出願を拒絶する査定に対する不服の審判手続において特許庁審判官がした審決に対する取消訴訟は行政事件訴訟法第3条第1項第二項所定の行政庁の処分の取消しを求める訴訟であつて、右審決を取り消す判決は同法第33条第1項の規定により、「その事件について、当事者たる行政庁その他の関係行政庁を拘束する」から、更に審理を行う特許庁審判官は前審決を取り消した判決に拘束され、判決の理由中の判断において否定された前審決の理由と同一の理由により前審決と同一の結論の審決をすることは許されないが、前審決の理由とは別個の理由によつて再度前審決と同一の結論の審決をすることは、判決が示した司法審査の範囲外のことであるから何ら妨げないことである。 これを本件についてみるに、成立に争いのない甲第二号証によれば、前審決は「パルス技術便覧(初版)」(日刊工業新聞社昭和四一年九月二〇日発行)第一〇六一頁、第一〇六二頁を引用例(本判決における「前引用例」)とし、この前引用例記載の技術事項を構成(1)ないし(7)に分説し、これと本願発明の構成@ないしF(本判決における本願発明の要旨@ないしFと同一)とをそれぞれ対比し、 その間に格別の相違はなく、ただ本願発明は前引用例記載の発明における二種の変形を同時に適用したものに相当するが、この同時適用を妨げる格別の理由なく、目的効果についても当業者が予測し得ない相違は見いだせないから、本願発明は前引用例記載の発明に基づいて当業者が容易になし得たものと認められ、特許法第29条第2項の規定により特許を受けることができないとの理由により拒絶査定に対する不服の審判請求を成り立たないとしたものであり、前訴判決は、その理由中において、前引用例記載の発明は本願発明の構成Fを有しないものであり、その結果、 右発明の奏する作用効果も奏し得ないから、本願発明の構成AないしEについて前引用例記載の発明と対比判断するまでもなく、本願発明は前引用例記載の発明に基づいて当業者が容易になし得たものとした審決は違法であるから取消しを免れないと判断して、前審決を取り消したことが認められる。 これに対し、前記本件審決の理由の要点によれば、本件審決は、第一引用例記載の技術内容を構成(1)ないし(7)に、第二引用例記載の技術内容を構成〔1〕ないし〔7〕に分説し、これと本願発明の構成@ないしFとをそれぞれ対比し、 (1)ないし(5)及び(7)、〔1)ないし〔5〕及び〔7〕と、@ないしD及びFとは一致し、(6)又は〔6〕とEとが相違するが、右相違点Eの構成は当業者が容易に想到することができたものとし、結局本願発明は第一引用例又は第二引用例記載の発明に基づいて当業者が容易になし得たもので特許法第29条第2項の規定により特許を受けることができないとの理由により、再度本件審判請求を成り立たないとしたものであることが認められ、本件審決の理由と前訴判決の理由とを対比検討すれば、本件審決は前訴判決の理由中の判断において否定された前審決の理由とは別個の理由によつて再度前審決と同一の結論の審決をしたものであるから、前訴判決の拘束力に反するものということはできない。 原告は、前訴において第一引用例及び第二引用例はそれぞれ周知例1及び周知例2として審理判断の対象となり、原告被告共にこれについて意見を述べ、東京高等裁判所はこれらの主張を審理判断した上で本願発明は前引用例記載の発明に基づいて当業者が容易になし得たものと判断した前審決を違法と判決したのであるから、 本件審決がこれらを再度用いて本願発明は第一引用例又は第二引用例記載の発明に基づいて当業者が容易になし得たと判断したのは、前訴判決に示された拘束力ある判断に従つていない旨主張する。 なるほど、前掲甲第二号証によれば、前審決及び前訴判決の理由中には、第一引用例が周知例1、第二引用例が周知例2として摘示されていることが認められる。 しかしながら、前掲甲第二号証によれば、前審決は前引用例記載の技術内容を認定するに当たり、前引用例記載の発明が構成(5)及び(7)を有することを認定するため本件出願当時の技術水準を明らかにする必要上周知例1及び周知例2を摘示したにすぎず、前訴判決もその理由中において、本願発明の構成Fに関連して周知例1及び周知例2にDーA変換器をAーD変換系とDーA変換系とに共用する考え方が示されているとしても、前引用例にそのような考え方が示されていないこと等を理由として、このことから前引用例記載の発明が本願発明の構成を有するものとはできないと判断しているにとどまり、周知例1及び周知例2は前引用例記載の技術内容を認定するための資料としてそのごく一部が判断の対象とされたにすぎないことが認められるから、その判断は本件審決において周知例1及び周知例2を第一引用例及び第二引用例としこの刊行物記載の技術内容から本願発明の容易推考性を判断することと何ら牴触するものではなく、原告の前記主張は採用できない。 したがつて、本件審決には、前訴判決の拘束力に牴触し行政事件訴訟法第33条第1項の規定に違反した違法は存しない。 2 次に、原告は、本件審判手続において出願人である原告に対し、特許法第159条第2項で準用する同法第50条の規定により、本願発明は第一引用例又は第二引用例記載の発明に基づき当業者が容易になし得た旨の拒絶理由通知をなすべきであつたのにこの手続を履践しなかつたのは違法である旨主張する。 特許庁審判官は、拒絶査定に対する不服の審判手続において、審査手続においてなされた拒絶理由に基づく拒絶査定の当否について判断すべきところ、拒絶査定に掲げる理由とは異なる別個の拒絶の理由を発見したときは、新たな拒絶理由通知をしなければならない(特許法第159条第2項、第50条)が、審判手続において新たな拒絶理由通知をすると、もはや原査定の理由をもつて拒絶理由とすることが許されなくなるものではない。けだし、特許出願についての審査手続と審判手続とは出願から特許査定又は拒絶査定の確定に至るまでの手続として継続性を有し、特許法第158条には、「審査においてした手続は、第121条第1項の審判においても、その効力を有する」と規定されているから、審判手続において新たな拒絶理由通知がなされたという一事をもつて、当然原査定の基になつた拒絶理由通知が失効することにはならないし、拒絶理由通知は、出願人に対し特許出願を拒絶すべき事由があることを通知することにより、出願人に意見の陳述の機会を与え(同法第50条)、同時に右通知に対応した必要な補正をする機会を与えるものであり、特定の理由による拒絶理由通知がなされているときは、既に出願人に意見の陳述と補正の機会が与えられているのであるから、重ねて同一の理由を示して拒絶理由通知をしなくても出願人の利益保護に欠けるところがないからである。 これを本件についてみると、成立に争いのない乙第一、第二号証及び甲第七号証によれば、特許庁審査官は、昭和五六年二月六日、原告に対し本願発明はその出願前国内において頒布された第一引用例、第二引用例に記載された発明に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第29条第2項の規定により特許を受けることができない、との拒絶理由通知をしたこと、これに対し、原告は、本願発明が(i)比較器、プロセツサ、D/A変換器で構成されるループによつて入力アナログ信号をデイジタル信号に変換する、(ii)このデイジタル信号に所定の演算を施す、(iii)演算結果をD/A変換器を介してアナログ信号保持回路に出力する、ことを特徴とする等を記載した意見書を提出し、 同年四月一七日付け手続補正書により本願発明の特許請求の範囲を補正(その第一項は本願発明の要旨記載のとおりである。)したこと、特許庁審査官は、同年五月二八日、右意見書及び補正書を検討したが拒絶理由を覆すに足りる根拠が見いだせないとの理由(備考欄において、出願人が本願発明の特徴点とする(i)ないし(iii)は第一引用例、第二引用例のいずれにも記載されていると付記)で本件出願を拒絶すべきものとするとの査定をしたことが認められ、その後審判手続において、原告に対し本願発明は前引用例記載の発明に基づいて容易に発明をすることができたものとの拒絶理由通知がなされた上、前審決に至つたことは弁論の全趣旨に徴し明らかである。 そうであれば、前訴判決によつて前審決が取り消された結果、右判決の拘束力のもとに更に審理を行う特許庁審判官が本願発明は第一引用例又は第二引用例記載の発明に基づいて容易に発明をすることができたとの判断に到達した場合において、 重ねて右理由を示した拒絶理由通知を発することなく本件審決をしても手続上の瑕疵があつたとはいえない。 原告は、前審決によれば、本願発明は審査の段階で引用された第一引用例及び第二引用例の記載だけでは、すなわち、審査の段階の拒絶理由では本願発明を拒絶査定にすることが困難であるとの判断を行つたものであり、この段階で審査官による拒絶理由は破棄されたと解するのが自然である旨主張するが、この主張を採用できないことは前述したところから明らかである。もつとも、出願人としては、前審決のなされる前の審判手続において新たな拒絶理由通知がなされ前審決がこれに基づく判断を示したことから、原査定の基になつた拒絶理由は失効されたものと誤認しやすいことは否めないが、それだからといつて本件審判手続に原告主張の違法があるとすることはできない。しかも、成立に争いのない乙第三、第四号証によれば、 特許庁審判官は前訴判決確定後の昭和六三年二月二九日原告に対し尋問書を発し、 原査定に不服の理由として昭和五六年八月二七日付け審判理由補充書の主張に付加する事項があれば述べられたい旨、具体的事項を摘示して回答を求めていること、 これに対し原告は昭和六三年五月一二日付け回答書で本件審決の理由の要点(ヘ)ないし(リ)の趣旨の回答をしたことが認められるから、右のような誤認が生じないよう配慮した処置が講じられ、出願人の利益保護が十分になされているということができる。 したがつて、本件審決には、特許法第159条第2項、第50条に規定する手続を履践しなかつた違法は存しない。 3 原告は、本件審決は、第一引用例及び第二引用例記載の発明の技術内容を誤認した結果、第一引用例記載の発明の構成(2)ないし(5)、(7)と本願発明の構成AないしD、Fが一致すると誤つて認定し、かつ両者の相違点の判断を誤り、 また第二引用例記載の発明の構成〔2〕、〔4〕、〔5〕と本願発明の構成A、 C、Dが一致すると誤つて認定したものである旨主張するところ、本件審決の理由の要点によれば、本件審決は、本願発明は第一引用例又は第二引用例記載の発明に基づいて当業者が容易に発明をすることができたとしたものであつて、第一引用例又は第二引用例記載の発明のいずれかについて本件審決の判断を正当とするときは、本件審決には取り消すべき違法は存しないことに帰するから、まず第二引用例記載の発明についての本件審決の認定、判断に原告主張の違法が存するかについて検討する。 成立に争いのない甲第六号証及び前掲甲第七号証によれば、本願明細書には、本願発明の技術的課題(目的)、構成、及び作用効果について、次のとおり記載されていることが認められる。 (一) 本願発明は、アナログ信号を入力とし、加減演算乗除演算をはじめ各種の演算をマイクロコンピユータ等のプロセツサを用いて行うようにしたアナログ演算装置に関するもの(本願明細書第三頁第一二行ないし第一五行)であつて、マイクロコンピユータ等のプロセツサをアナログシステムに導入する場合、プロセツサの入力側にA/D変換器を、出力側にD/A変換器を設ける必要があるが、A/D変換器は回路構成が複雑で価格も高価であるため、A/D変換器とマイクロコンピユータとでシステムを構成すると、全体装置も複雑となり、その上高価となる欠点があり、特に入力信号が複雑になると、A/D変換器を入力信号の数だけ設けるか、 あるいはマルチプレクサを設け複数の入力信号をここで切り換えた後A/D変換する必要があつて、構成が著しく複雑となる欠点があつた(同第三頁第一六行ないし第四頁第一四行)との知見に基づき、アナログ信号を入力としながらもプロセツサの入力側にA/D変換器やマルチプレクサ等を必要とせず、したがつて、全体構成が簡単でかつ安価なアナログ演算装置を提供すること(同第四頁第一五行ないし第一九行)を目的とするものである。 (二) 本願発明は、右目的を達成するため、特許請求の範囲第一項(本願発明の要旨)記載の構成を採用した(昭和五六年四月一七日付け手続補正書三枚目第二行ないし四枚目第三行)ものである。 (三) 本願発明は、前記構成を採用したことにより、プロセツサの入力側に高価なA/D変換器を設ける必要がなく、全体構成を簡単かつ安価にできるものである(本願明細書第一五頁第三行、第四行)。 一方、成立に争いのない甲第四号証によれば、第二引用例記載の発明は、汎用のデイジタルコンピユータを用いたD/A変換システムに関する(ABSTRACT 第一行ないし第三行)ものであつて、アナログ入力を有するデイジタルコンピユータは、通例かなり大規模なハードウエアを含む外部A/D変換システムを使用し、さらにいくつかのアナログ出力が必要である場合には、通例いくつかのデイジタル・レジスタが装備され、そのおのおのにはデイジタル数字をアナログ信号に変換するための連結スイツチと梯子回路網が備えられていた(第一欄第三行ないし第九行)が、第二引用例記載の発明は、アナログーデイジタル変換手順が外部デイジタル・レジスタ及び関連の制御論理を省くことを可能とする汎用コンピユータ内のプログラムされたサブルーチンにより実行することが可能であるという知見に基づいてなされたもので、それによりコンピユータとともに用いるために装備しなければならない外部装置のコストを大幅に節減できる(同欄第一三行ないし第一九行)という作用効果を奏するもので、その構成を要約すると、次のとおりであることが認められる(第一欄第二〇行ないし第二欄第一四行)。 (イ) スイツチ及び梯子回路網がコンピユータ累算器のデイジタル出力をアナログ形式に変換する。これは比較器によつて未知のアナログ入力と比較され、この比較器の出力はコンピユータ上のスキツプ母線にゲートされる。 (ロ) 任意の数字、望ましくは最上位位置の一ビツトから始まつて比較器の出力はアナログ入力が累算器に記憶されている数字よりも大きいか小さいかを指示する。もし小さい場合は、最上位ビツトは0に変化され、大きい場合は、スキツプ母線が起動してコンピユータが最上位ビツトを0にクリヤする命令を飛び越すようにさせ、その後、一ビツトが累算器レジスタの二番目の上位位置に挿入され、アナログ入力と第二の比較がなされる。このプロセスは、累算器レジスタ内の最上位ビツトから最下位ビツトへと進行して、アナログ入力信号が累算器信号よりも大きい場合は、ビツトを0にクリヤする命令を飛び越すようにさせる。 (ハ) このような連続的な近似によつて、累算器のデイジタル出力はアナログ入力信号と等価になる。このようにして、信号のデイジタル形式への変換は、外部スイツチと梯子回路網、比較器とゲートを用い、汎用コンピユータのサブルーチンを利用して行われ、それにより外部レジスタ及び前記に必要なステツプを制御するための論理システムが不要となる。 (ニ) 出力機能は直前に読み入れられた量に限定されるものでなく、計算結果を出力することにも活用できる。 (ホ) 色層分析の場合のように一連のアナログ入力に関連してこのシステムを活用するには、デイスプレイ媒体、作図装置又は他の装置で利用するため特定の値をアナログ形式で出力するのが望ましく、この目的のため複数個の記憶装置を装備し、その各々をマルチプレクサスイツチ装置を介してスイツチ及び梯子回路網に接続する。 (ヘ) 数値をアナログ形式で出力するため、数値はまず累算器に装荷され、次にマルチプレクサのスイツチの一つが特定の入力ー出力指令を実行することによつて選択される。この指令は実行中コンピユータの記憶レジスタに現れ、スイツチ及び梯子回路網からの信号を選択された記憶ユニツトへとゲートするために用いられる。 (ト) 数値を異なる記憶ユニツトに出力するため第二のマルチプレクサスイツチが同様に付勢され、かつアナログ信号は第二の記憶ユニツトに転送される。このプロセスは、各組のアナログ信号が異なるユニツトに記憶されるまで反復される。このアナログ信号記憶方式は、それぞれのアナログ出力用にレジスタに加えてスイツチ及び梯子回路網を装備する方式に対して、汎用コンピユータと併用するために必要な補助装置を更に節減することができる。 4 以上の認定事実を前提として、第二引用例記載の発明における構成〔2〕、 〔4〕、〔5〕についての本件審決の認定及び本願発明の構成A、C、Dとの同一性についての本件審決の認定の当否を逐一検討する。 (一) 第二引用例記載の発明における構成〔2〕と本願発明の構成Aとの同一性について 前掲甲第四証によれば、第二引用例には、「FIG1は汎用コンピユータ及びこれと連結された補助装置を示す構成図である。」(第二欄第一九行、第二〇行)、 「FIG1を参照すると、汎用コンピユータの主要ユニツトが点線の矩形10内の素子によつて示してある」(同欄第二九行ないし第三一行)、「コンピユータ10はプログラムされた命令を実行する際、連続的な主状態を通過する。」(第三欄第一三行、第一四行)と記載され、FIG1(別紙図面(三)参照)には、本件審決が周辺回路とするナンドゲート22、マルチプレクサスイツチ24、出力選択ロジツク回路25、デコーダ26の各ブロツクは、点線の矩形10の外側に置かれており、汎用コンピユータの主要ユニツトとして示されていないことが認められるから、本件審決が周辺回路を含めてコンピユータと認定したことは第二引用例でいう「コンピユータ」とは異なる用語の使い方がされているということができる。 しかしながら、周辺回路を含めて「コンピユータ」という用語を用いることは普通になされていることであつて、このことは前掲甲第六号証によれば、本願明細書でも、周辺回路である入力ポート21、出力ポート25を含めてプロセツサ20と称していること(第五頁第一四行ないし第一八行)が認められることから明らかである(なお、前掲甲第六号証によれば、本願発明における「プロセツサ」は「コンピユータ」と同義であると認められる。)。 したがつて、本件審決が周辺回路を含めてコンピユータと認定したのは、用語の使い方にすぎず、この点に第二引用例記載の技術内容の誤認があるとすることはできない。 そして、前掲甲第四号証によれば、第二引用例には、連続的な近似サブルーチンを実行し、かつ出力されるべきアナログ値を受ける記憶ユニツトを選択するために必要なコンピユータ・プログラムを示す記載(第七欄第三六行ないし第八欄第七行)において、命令コード「SLA」の説明として「アナログ入力が現在の累算器の内容より大きい場合、次の命令を飛び越す」(第七欄第五〇行ないし第五三行)、「アナログ入力が現在の累算器の内容より大きい場合は飛び越す。」(同欄第六二行、第六三行)、「アナログ入力が大きい場合は飛び越す。」(同欄第七〇行)と記載されており、一方、累算器11の内容はスイツチ及び梯子回路網20でアナログ値に変換されて比較器19に送られ、アナログ入力18と比較され、比較器19の出力はナンドゲート22に送られ、プログラム中の端子17からのタイミングパルスとの一致により定まる適時にスキツプ母線16を起動する(第四欄第一〇行ないし第二一行)から、「SLA」は、比較器19での比較結果により次のステツプを実行するか飛び越すかを命令するものであり、これをハードウエアの動作でみれば、比較器19からの信号がナンドゲート22を介して与えられてコンピユータのプログラムが実行されているものと認められ、したがつて、第二引用例記載の発明においては、比較器からの信号がプログラムに従つてコンピユータに入力され処理されていることが明らかである。 この点に関して、原告は、本願発明における「プロセツサ」は小形化された「マイクロコンピユータ」であつて、プロセツサ20の外部にどのようなハードウエアを配置させるかは重要な判断事項である旨主張するが、本願発明の特許請求の範囲にはプロセツサを小形化された「マイクロコンピユータ」に限定する記載はないから、右主張は本願発明の要旨に基づかないものであつて理由がない。 また、原告は、第二引用例記載の発明にはナンドゲート22が存することを理由に、比較器からの信号をコンピユータに入力していない旨主張するが、ナンドゲート22がコンピユータの一要素として捉え得ることは前述のとおりであり、その存在はプログラムの実行に何らかの支障となるものではないから、原告の右主張は理由がない。 さらに、原告は、第二引用例第七欄及び第八欄記載の「コンピユータプログラム」は、アナログ入力の値をデイジタル値に変換するためのサブルーチンを示していて、装置全体の動作を示すプログラムでない旨主張するが、仮にそうであつても、コンピユータのプログラムがナンドゲート22を介して実行されていることに変わりがないのであるから、前記認定に何らの影響も与えるものではない。 したがつて、第二引用例記載の発明は、メモリ部11〜14を有し比較器19からの出力信号を入力とするコンピユータ(10及び周辺回路22、24、25、26)を備え、メモリ部がプログラムやデータを記憶し、算術演算や論理演算をするものとした本件審決の認定に誤りはなく、この構成は、本願発明の構成A「プログラムメモリ部と演算制御部とデータメモリ部とを有し前記比較器からの出力信号を入力とするプロセツサ」と実質的に同一であることが明らかであるから、両者は右構成において一致するとした本件審決の認定に誤りはない。 (二) 第二引用例記載の発明における構成〔4〕と本願発明の構成Cの同一性について 前掲甲第四号証によれば、第二引用例記載の発明において、出力選択ロジツク回路25からマルチプレクサスイツチ24に与えられる信号は、デコーダ26及びメモリバツフアレジスタ12からのものであり(別紙図面(三)FIG1参照)、これらはいずれもコンピユータに含まれること前述のとおりであるから、右信号は「コンピユータからの出力指令信号」ということができる。 原告は、第二引用例記載の発明は、本願発明のようにコンピユータから直接出力される出力指令信号(サンプリングパルス)により、D/A変換器からの出力をアナログ信号保持手段に印加する構成になつていない旨、また、第二引用例記載の発明のように、信号の経路の途中にデコーダ、出力選択ロジツク回路、マルチプレクサスイツチ等が存在すれば動作タイミングや信号形態が本願発明と異なる旨主張するが、本願発明の特許請求の範囲には、出力指令信号がコンピユータから直接出力されるものとの限定はなく、また、動作のタイミングや信号形態を規定する記載もないから、右主張は本願発明の要旨に基づかないものであつて理由がない。 したがつて、第二引用例記載の発明は、スイツチ及び梯子回路網の出力信号をコンピユータからの出力指令信号(アキユムレータ11及びメモリバツフアレジスタ12からデコーダ26、出力選択ロジツク回路25を介してマルチプレクサスイツチ24に与えられる信号)に従つてサンプル・ホールドするアナログ信号保持手段24、23を有するとした本件審決の認定に誤りはなく、右スイツチ及び梯子回路網がD/A変換器であることは当事者間に争いがないから、この構成は、本願発明の構成C「D/A変換器の出力信号を前記プロセツサからの出力指令信号に従つてサンプル・ホールドするアナログ信号保持手段を具備し」と実質的に同一であることが明らかであり、両者は右構成において一致するとした本件審決の認定に誤りはない。 (三) 第二引用例記載の発明における構成〔5〕と本願発明の構成Dとの同一性について 第二引用例記載の発明において、ナンドゲート22がコンピユータに含まれることは、前記(一)認定のとおりである。そして、前掲甲第四号証によれば、右ナンドゲート22は、タイミングパルス17に依存しているが、コンピユータのプログラムがナンドゲート22を介して実行されており、このナンドゲート22やタイミングパルス17がプログラムに従うコンピユータの動作の支障になるものでなく、 コンピユータはプログラムメモリ部に記憶されている信号に従つて入力アナログ信号をデイジタル信号に変換する動作をしているものであることが認められる。 原告は、第二引用例記載の発明においては、比較器19の出力信号は外部からのタイミングパルス17によりその開閉が制御されるナンドゲート22を介してコンピユータ10に印加されているから、A/D変換の動作がプログラムに従つて行われていない旨主張するが、第二引用例記載の発明においてナンドゲート22がプログラムの実行の支障となるものでなく、ナンドゲート22はコンピユータの一要素として捉えられるものであること前述のとおりであるから、ナンドゲート22の存在を理由に、A/D変換の動作がプログラムに従つて行われていないとする原告の主張は理由がない。 したがつて、第二引用例記載の発明は、コンピユータが前記プログラムに従つて前記比較器、コンピユータ及びスイツチ及び梯子回路網で構成されるループによつて前記入力アナログ信号をデイジタル信号に変換するものとした本件審決の認定に誤りはなく、この構成は本願発明の構成D「前記プロセツサは、前記プログラムメモリ部に記憶されている信号に従つて前記比較器、プロセツサ及びD/A変換器で構成されるループによつて前記入力アナログ信号をデイジタル信号に変換し」と実質的に同一であることが明らかであり、両者は右構成において一致するとした本件審決の認定に誤りはない。 (四) 本願発明と第二引用例記載の発明との作用効果の異同について 本願発明がプロセツサの入力側に高価なA/D変換器を設ける必要がなく、全体構成を簡単かつ安価にできるという作用効果を奏することは前記3(三)認定のとおりであり、第二引用例記載の発明もこのような作用効果を奏するものであることは、以上認定の構成及び第二引用例の記載(特に第一欄第一三行ないし第二欄第一四行)から明らかである。 原告は、本願発明は動作のすべてがプログラムメモリ部からの信号によつて行われ、プロセツサの外部にA/D変換器やその他制御のための各回路を必要としない点で第二引用例記載の発明と作用効果を異にする旨主張する。 しかしながら、周辺回路を含めてコンピユータ(プロセツサ)と称することが普通になされていることは前述のとおりであり、本願発明の前記構成Aはプログラムメモリ部と演算制御部とデータメモリ部等の機能部分を有していることを規定しているのみで、その特許請求の範囲全体を検討しても、プロセツサをどのような構造のもので構成するのか規定していないから、本願発明がプロセツサの外部に制御のための各回路を必要としないとの原告の主張は、本願発明の要旨に基づかないものであつて理由がない。 5 以上のとおりであつて、本件審決には、前訴判決の拘束力ある判断に反した違法、及び本願発明が第一引用例及び第二引用例記載の発明に基づき容易になし得たものであることについての拒絶理由通知を発しないでなされた違法は、いずれも存せず、また、第二引用例記載の発明の〔2〕、〔4〕、〔5〕の構成と本願発明のA、C、Dの構成が一致するとした本件審決の認定は正当であり、第一引用例記載の発明について検討するまでもなく、本願発明は第二引用例記載の発明に基づいて当業者が容易になし得たというべきであるから、この点においても本件審決に原告主張の違法は存しない。 三 よつて、本件審決の違法を理由にその取消しを求める原告の本訴請求は失当としてこれを棄却し、訴訟費用の負担について、行政事件訴訟法第7条、民事訴訟法第89条の各規定を適用して主文のとおり判決する。 |
| 裁判官 | 竹田稔 |
|---|---|
| 裁判官 | 春日民雄 |
| 裁判官 | 岩田嘉彦 |