運営：アスタミューゼ株式会社
パナソニックで一緒に知財の仕事しませんか？
  • ポートフォリオ機能


追加

元本PDF 裁判所収録の全文PDFを見る pdf
元本PDF 裁判所収録の別紙1PDFを見る pdf
元本PDF 裁判所収録の別紙2PDFを見る pdf
元本PDF 裁判所収録の別紙3PDFを見る pdf
事件 平成 30年 (行ケ) 10047号 審決取消請求事件

原告 創見資訊股?有限公司（「トランセン ド・インフォメーション・インコーポ レイテッド」）
訴訟代理人弁護士 中野浩和
訴訟代理人弁理士 設楽修一
同 畠山明大
同 江口和敬
同 横山達也
同 片倉正博
同 黒田博道 東芝メモリ株式会社訴訟承継人
被告東芝メモリ株式会社 （旧商号 株式会社Ｐａｎｇｅａ）
訴訟代理人弁護士 高橋雄一郎
同 北島志保
訴訟代理人弁理士 高橋拓也
同 小林啓一
同 北崎聡一郎 1主文 １ 原告の請求を棄却する。 ２ 訴訟費用は原告の負担とする。 ３ この判決に対する上告及び上告受理申立てのための付加期間を３０ 日と定める。 事実及び理由 第１ 請求 特許庁が無効２０１６−８００１２０号事件について平成２９年１１月２７ 日にした審決を取り消す。 第２ 事案の概要 １ 特許庁における手続の経緯等 (1) 株式会社東芝（以下「東芝」という。）は，平成２３年３月１６日にした 特許出願（特願２０１１−５８１４０号。以下「原出願」といい，原出願の 願書に最初に添付した明細書，特許請求の範囲及び図面を併せて「原出願当 初明細書」という。）の一部を分割して，平成２６年６月３０日，発明の名 称を「半導体装置およびシステム」とする発明について特許出願（特願２０ １４−１３４７０９号。以下「本件出願」といい，本件出願の願書に添付し た明細書を，図面を含めて「本件明細書」という。）をした。 東芝は，平成２８年１月１５日，本件出願に係る特許権の設定登録（特許 番号第５８６９０５８号。請求項の数３１。以下，この特許を「本件特許」 といい，この特許権を「本件特許権」という。甲７８）を受けた。 ? 原告は，平成２８年１０月２０日，本件特許について特許無効審判の請求 （無効２０１６−８００１２０号事件。以下「本件無効審判」という。）を した。 東芝は，平成２９年１月６日付けで，特許請求の範囲について請求項２１ ないし３１を一群の請求項として訂正する旨の訂正請求をし，同年２月８日 2付けで，その請求の趣旨及び理由を補正した（以下，補正後の訂正請求を「本 件訂正」という。甲４６，４８，４９）。 その後，特許庁は，同年１１月２７日，本件訂正を認めた上，「本件審判 の請求は，成り立たない。」との審決（以下「本件審決」という。）をし， その謄本は，同年１２月７日，原告に送達された。 この間に東芝メモリ株式会社（以下「旧東芝メモリ」という。）は，東芝 から，会社分割による一般承継により，本件特許権の移転登録（受付日同年 ４月２７日）を受けた（乙４，７）。 ? 原告は，平成３０年４月６日，本件審決の取消しを求める本件訴訟を提起 した。
被告は，同年８月１日，旧東芝メモリの吸収合併による一般承継により， 旧東芝メモリから本件特許権の移転登録（受付日同年９月６日）を受けた（乙 ５ないし７）。また，被告は，同年８月１日，商号を「株式会社Ｐａｎｇｅ ａ」から「東芝メモリ株式会社」に商号変更した。 ２ 特許請求の範囲の記載 (1) 設定登録時（本件訂正前） 本件特許の設定登録時（本件訂正前）の特許請求の範囲の請求項１ないし ３１の記載は，以下のとおりである（甲７８）。 【請求項１】 基板と，この基板に搭載される複数の不揮発性半導体メモリと，を備え， 前記基板は， 第１の主面と，前記第１の主面とは反対側を向いた第２の主面と，を有し， 前記第１の主面に設けられ，前記複数の不揮発性半導体メモリが搭載され る第１の配線層と， 前記第２の主面に設けられた第２の配線層と， 内層として形成される複数の配線層と， 3これら配線層間にそれぞれ設けられる複数の絶縁層と， を備え， 前記複数の絶縁層の１つは，前記基板の層構造の中心線を含む領域に形成 され， 前記基板の層構造の中心線よりも前記第１の主面側に形成された前記配線 層および前記第１の配線層の配線密度の平均値である第１の平均値と， 前記基板の層構造の中心線よりも前記第２の主面側に形成された前記配線 層および前記第２の配線層の配線密度の平均値である第２の平均値との差の 絶対値である第１の値が７．５％以下であり， 前記第１の平均値と前記第２の平均値はともに６０％以上であり， 前記内層として形成される複数の配線層のうち前記基板の層構造の中心線 よりも前記第１の主面側に形成され前記中心線に最も近い前記配線層の配線 密度と，前記内層として形成される複数の配線層のうち前記基板の層構造の 中心線よりも前記第２の主面側に形成され前記中心線に最も近い前記配線層 の配線密度との差の絶対値である第２の値が前記第１の値よりも大きく， 前記内層として形成される複数の配線層のうち少なくとも１の前記配線層 は，配線密度が８０％以上である半導体装置。 【請求項２】 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第１の 配線層と対向する第３の配線層は配線密度が８０％以上である請求項１に記 載の半導体装置。 【請求項３】 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第３の 配線層と対向する第４の配線層及び前記第１の配線層は，信号を送受信する ための信号層である請求項２に記載の半導体装置。 【請求項４】 4前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第３の 配線層と対向する第４の配線層の配線密度が前記第１の平均値より小さい請 求項２に記載の半導体装置。 【請求項５】 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第２の 配線層と対向する第５の配線層は配線密度が８０％以上である請求項１に記 載の半導体装置。 【請求項６】 前記内層として形成される複数の配線層のうち少なくとも１の前記配線層 は，信号を送受信するための信号層であり， 前記信号層は，前記配線層のうち配線密度が８０％以上である第６の配線 層及び第７の配線層と絶縁層を隔ててそれぞれ対向する請求項１に記載の半 導体装置。 【請求項７】 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第２の 配線層と対向する第５の配線層と絶縁層を隔てて対向する第８の配線層の配 線密度が前記第２の平均値より小さい請求項２に記載の半導体装置。 【請求項８】 前記第１の配線層の表面は，ソルダーレジストに覆われている請求項１に 記載の半導体装置。 【請求項９】 前記第２の配線層の表面は，ソルダーレジストに覆われている請求項１に 記載の半導体装置。 【請求項１０】 前記不揮発性半導体メモリは，ＮＡＮＤ型フラッシュメモリである請求項 １に記載の半導体装置。 5【請求項１１】 前記基板の前記第１の配線層側には，４個のＮＡＮＤ型フラッシュメモリ が搭載されている請求項１０に記載の半導体装置。 【請求項１２】 前記基板は，平面視において略長方形形状を呈する請求項１に記載の半導 体装置。 【請求項１３】 前記第１の配線層，前記第２の配線層，及び前記内層として形成される複 数の配線層は，８層の配線層から構成され，前記８層の配線層のうち４層は 信号を送受信するための信号層であり，残りの４層はグランド又は電源線を 備える配線層である請求項１に記載の半導体装置。 【請求項１４】 コネクタを備える基板と，前記基板に搭載される複数の不揮発性半導体メ モリと，前記コネクタと接続されるコンピュータと，を備え， 前記基板は， 第１の主面と，前記第１の主面とは反対側を向いた第２の主面と，を有し， 前記第１の主面に設けられ，前記複数の不揮発性半導体メモリが搭載され る第１の配線層と， 前記第２の主面に設けられた第２の配線層と， 内層として形成される複数の配線層と， これら配線層間にそれぞれ設けられる複数の絶縁層と， を備え， 前記複数の絶縁層の１つは，前記基板の層構造の中心線を含む領域に形成 され， 前記基板の層構造の中心線よりも前記第１の主面側に形成された前記配線 層および前記第１の配線層の配線密度の平均値である第１の平均値と， 6前記基板の層構造の中心線よりも前記第２の主面側に形成された前記配線 層および前記第２の配線層の配線密度の平均値である第２の平均値との差の 絶対値である第１の値が７．５％以下であり， 前記第１の平均値と前記第２の平均値はともに６０％以上であり， 前記内層として形成される複数の配線層のうち前記基板の層構造の中心線 よりも前記第１の主面側に形成され前記中心線に最も近い前記配線層の配線 密度と，前記内層として形成される複数の配線層のうち前記基板の層構造の 中心線よりも前記第２の主面側に形成され前記中心線に最も近い前記配線層 の配線密度との差の絶対値である第２の値が前記第１の値よりも大きく， 前記内層として形成される複数の配線層のうち少なくとも１の前記配線層 はシールド層であるシステム。 【請求項１５】 前記不揮発性半導体メモリは，ＮＡＮＤ型フラッシュメモリである請求項 １４に記載のシステム。 【請求項１６】 前記不揮発性半導体メモリと電気的に接続される揮発性メモリをさらに備 える請求項１５に記載のシステム。 【請求項１７】 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第１の 配線層と対向する第３の配線層の配線密度が８０％以上である請求項１４に 記載のシステム。 【請求項１８】 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第３の 配線層と対向する第４の配線層の配線密度が前記第１の平均値より小さい請 求項１７に記載のシステム。 【請求項１９】 7前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第２の 配線層と対向する第５の配線層と絶縁層を隔てて対向する第６の配線層の配 線密度が前記第２の平均値より小さい請求項１７に記載のシステム。 【請求項２０】 前記基板に搭載される電源回路をさらに備え， 前記コンピュータは，前記コネクタへ電源を入力し， 前記コネクタは，前記入力された電源を前記電源回路に供給し， 前記電源回路は，前記入力された電源から内部電圧を生成し，前記不揮発 性半導体メモリへ供給するように構成されている請求項１４に記載のシステ ム。 【請求項２１】 コンピュータに接続可能なコネクタを備える基板と，前記基板に搭載され 前記コネクタと電気的に接続されるドライブ制御回路と，このドライブ制御 回路により制御される複数の不揮発性半導体メモリと，を備え， 前記基板は， 第１の主面と，前記第１の主面とは反対側を向いた第２の主面と，を有し， 前記第１の主面に設けられた第１の配線層と， 前記第２の主面に設けられた第２の配線層と， 内層として形成される複数の配線層と， これら配線層間にそれぞれ設けられる複数の絶縁層と， を備え， 前記複数の絶縁層の１つは，前記基板の層構造の中心線を含む領域に形成 され， 前記基板の層構造の中心線よりも前記第１の主面側に形成された前記配線 層および前記第１の配線層の配線密度の平均値である第１の平均値と， 前記基板の層構造の中心線よりも前記第２の主面側に形成された前記配線 8層および前記第２の配線層の配線密度の平均値である第２の平均値との差の 絶対値である第１の値が７．５％以下であり， 前記第１の平均値と前記第２の平均値はともに６０％以上であり， 前記内層として形成される複数の配線層のうち前記基板の層構造の中心線 よりも前記第１の主面側に形成され前記中心線に最も近い前記配線層の配線 密度と，前記内層として形成される複数の配線層のうち前記基板の層構造の 中心線よりも前記第２の主面側に形成され前記中心線に最も近い前記配線層 の配線密度との差の絶対値である第２の値が前記第１の値よりも大きく， 前記内層として形成される複数の配線層のうち少なくとも１の前記配線層 は，配線密度が８０％以上であり， 前記ドライブ制御回路は，前記基板の前記第１の主面に搭載される半導体 装置。 【請求項２２】 前記複数の不揮発性半導体メモリは，平面視において，前記ドライブ制御 回路の位置から見て前記コネクタとは反対側に設けられる請求項２１に記載 の半導体装置。 【請求項２３】 前記複数の不揮発性半導体メモリは，ＮＡＮＤ型フラッシュメモリである 請求項２１または２２に記載の半導体装置。 【請求項２４】 前記ドライブ制御回路と電気的に接続される揮発性メモリをさらに備える 請求項２１から２３のいずれか１つに記載の半導体装置。 【請求項２５】 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第１の 配線層と対向する第３の配線層の配線密度が８０％以上である請求項２１に 記載の半導体装置。 9【請求項２６】 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第３の 配線層と対向する第４の配線層の配線密度が前記第１の平均値より小さい請 求項２５に記載の半導体装置。 【請求項２７】 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第２の 配線層と対向する第５の配線層と絶縁層を隔てて対向する第６の配線層の配 線密度が前記第２の平均値より小さい請求項２５に記載の半導体装置。 【請求項２８】 前記コネクタは，前記基板の短辺に設けられ， 前記揮発性メモリは，平面視において，前記複数の不揮発性半導体メモリ から見て前記コネクタと同じ側に設けられる請求項２４に記載の半導体装置。 【請求項２９】 前記半導体装置の状態を表示するＬＥＤをさらに備える請求項２１から２ ８のいずれか１つに記載の半導体装置。 【請求項３０】 前記基板の前記第１の主面に搭載される揮発性メモリをさらに備え， 前記基板は，平面視において略長方形形状を呈し， 前記複数の不揮発性半導体メモリは，４個のＮＡＮＤ型フラッシュメモリ であって，前記基板の前記第１の主面であって，平面視において，前記ドラ イブ制御回路の位置から見て前記揮発性メモリとは反対側に搭載され， 前記揮発性メモリと，前記ドライブ制御回路と，前記４個のＮＡＮＤ型フ ラッシュメモリと，が前記基板の長辺方向に配置される請求項２１に記載の 半導体装置。 【請求項３１】 前記コネクタは，前記基板の短辺であって，平面視において，前記揮発性 10 メモリの位置から見て前記ドライブ制御回路とは反対側に設けられ， 前記コネクタと，前記揮発性メモリと，前記ドライブ制御回路と，前記４ 個のＮＡＮＤ型フラッシュメモリと，が前記基板の長辺方向に配置される請 求項３０に記載の半導体装置。 (2) 本件訂正後 本件訂正後の特許請求の範囲の請求項２１ないし３１の記載は，以下のと おりである（甲４６。下線部は本件訂正による訂正箇所である。以下，請求 項１ないし２０（前記(1)），本件訂正後の請求項２１ないし３１に係る発明 を，請求項の番号に応じて，それぞれ「本件特許発明１」などという。）。 【請求項２１】 コンピュータに接続可能なコネクタを備える基板と，前記基板に搭載され 前記コネクタと電気的に接続されるドライブ制御回路と，このドライブ制御 回路により制御される複数の不揮発性半導体メモリと，を備え， 前記基板は， 第１の主面と，前記第１の主面とは反対側を向いた第２の主面と，を有し， 前記第１の主面に設けられた第１の配線層と， 前記第２の主面に設けられた第２の配線層と， 内層として形成され，グランドまたは電源となる３つのプレーン層と，信 号を送受信する３つの信号層を備える配線層と， これら配線層間にそれぞれ設けられる複数の絶縁層と， を備え， 前記複数の絶縁層の１つは，前記基板の層構造の中心線を含む領域に形成 され， 前記基板の層構造の中心線よりも前記第１の主面側に形成された前記配線 層および前記第１の配線層の配線密度の平均値である第１の平均値と， 前記基板の層構造の中心線よりも前記第２の主面側に形成された前記配線 11 層および前記第２の配線層の配線密度の平均値である第２の平均値との差の 絶対値である第１の値が７．５％以下であり， 前記第１の平均値と前記第２の平均値はともに６０％以上であり， 前記内層として形成される複数の配線層のうち前記基板の層構造の中心線 よりも前記第１の主面側に形成され前記中心線に最も近い前記配線層の配線 密度と，前記内層として形成される複数の配線層のうち前記基板の層構造の 中心線よりも前記第２の主面側に形成され前記中心線に最も近い前記配線層 の配線密度との差の絶対値である第２の値が前記第１の値よりも大きく， 前記内層として形成される複数の配線層のうち少なくとも１の前記配線層 は，配線密度が８０％以上であり， 前記ドライブ制御回路は，前記基板の前記第１の主面に搭載される半導体 装置。 【請求項２２】 前記複数の不揮発性半導体メモリは，平面視において，前記ドライブ制御 回路の位置から見て前記コネクタとは反対側に設けられる請求項２１に記載 の半導体装置。 【請求項２３】 前記複数の不揮発性半導体メモリは，ＮＡＮＤ型フラッシュメモリである 請求項２１または２２に記載の半導体装置。 【請求項２４】 前記ドライブ制御回路と電気的に接続される揮発性メモリをさらに備える 請求項２１から２３のいずれか１つに記載の半導体装置。 【請求項２５】 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第１の 配線層と対向する第３の配線層の配線密度が８０％以上である請求項２１に 記載の半導体装置。 12 【請求項２６】 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第３の 配線層と対向する第４の配線層の配線密度が前記第１の平均値より小さい請 求項２５に記載の半導体装置。 【請求項２７】 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第２の 配線層と対向する第５の配線層と絶縁層を隔てて対向する第６の配線層の配 線密度が前記第２の平均値より小さい請求項２５に記載の半導体装置。 【請求項２８】 前記コネクタは，前記基板の短辺に設けられ， 前記揮発性メモリは，平面視において，前記複数の不揮発性半導体メモリ から見て前記コネクタと同じ側に設けられる請求項２４に記載の半導体装置。 【請求項２９】 前記半導体装置の状態を表示するＬＥＤをさらに備える請求項２１から２ ８のいずれか １つに記載の半導体装置。 【請求項３０】 前記基板の前記第１の主面に搭載される揮発性メモリをさらに備え，前記 基板は，平面視において略長方形形状を呈し， 前記複数の不揮発性半導体メモリは，４個のＮＡＮＤ型フラッシュメモリ であって，前記基板の前記第１の主面であって，平面視において，前記ドラ イブ制御回路の位置から見て前記揮発性メモリとは反対側に搭載され， 前記揮発性メモリと，前記ドライブ制御回路と，前記４個のＮＡＮＤ型フ ラッシュメモリと，が前記基板の長辺方向に配置される請求項２１に記載の 半導体装置。 【請求項３１】 13 前記コネクタは，前記基板の短辺であって，平面視において，前記揮発性 メモリの位置から見て前記ドライブ制御回路とは反対側に設けられ， 前記コネクタと，前記揮発性メモリと，前記ドライブ制御回路と，前記４ 個のＮＡＮＤ型フラッシュメモリと，が前記基板の長辺方向に配置される請 求項３０に記載の半導体装置。 ３ 本件審決の理由の要旨 本件審決の理由は，別紙審決書（写し）のとおりである。 その要旨は，@請求項２１の「内層として形成される複数の配線層」を「内 層として形成され，グランドまたは電源となる３つのプレーン層と，信号を送 受信する３つの信号層を備える配線層」と訂正し（以下「本件訂正事項」とい う。），その結果として請求項２１を直接的又は間接的に引用する請求項２２ ないし３１も訂正する本件訂正は，特許請求の範囲の減縮（特許法１３４条の ２第１項ただし書１号）を目的とするものであり，本件明細書に記載された事 項の範囲内においてしたもの（同条９項で準用する同法１２６条５項）であっ て，特許請求の範囲を拡張し，又は変更するもの（同条６項）ではないから， 本件訂正を認める，A本件特許発明１，１４及び２１の「第１の値が７．５％ 以下」及び「前記第１の平均値と前記第２の平均値はともに６０％以上」並び に本件特許発明１，２，５，６，１７，２１及び２５の「配線密度が８０％以 上」は，いずれも原出願当初明細書に記載されたものであるから，本件特許は 分割出願の要件を満たすものであり，「原出願を先行文献として」特許法２９ 条１項３号の規定により特許を受けることができないとすることはできない， B本件特許発明１，２，５，６，１４，１７，２１及び２５の上記配線密度に 関わる数値は，本件明細書に記載されたものであるから，本件特許発明１ない し３１は特許法３６条６項１号に規定する要件（以下「サポート要件」という。） に適合する，C甲１の１，２の製品解析報告書で解析されたＰＣＢ基板「ＰＣ Ｂ２９−７９７０」が，本件特許の原出願日である２０１１年（平成２３年） 14 ３月１６日より前に一般市場において発売されていた製品ＴＳＸＸＧＳＳＤ２ ５Ｓ−Ｍ（ＸＸには，製品の記憶容量ＧＢを示す数値が入る。）に搭載されて いたことは立証されておらず，甲１１は「ＰＣＢ２９−７９７０が搭載された ＴＳＸＸＧＳＳＤ２５Ｓ−Ｍ」が上記原出願日前に一般市場において発売され ていたことを立証するための証拠にならないから，甲１の１，２のＰＣＢ基板 「ＰＣＢ２９−７９７０」により実施された発明（以下「ＰＣＢ２９−７９７ ０」に係る発明」という場合がある。）は，上記原出願日前に公然実施されて いたとは認められない，したがって，本件特許発明１ないし３１は，上記原出 願日前に公然実施をされた「ＰＣＢ２９−７９７０」に係る発明と同一である とはいえず，また，かかる公然実施発明に基づいて当業者が容易に発明をする ことができたものではないから，原告主張の無効理由はいずれも理由がないと いうものである。 第３ 当事者の主張 １ 取消事由１（訂正要件の判断の誤り）について (1) 原告の主張 本件審決は，本件明細書の【００１５】に「基板８の各層に形成された配 線層８ｂは，図５に示すように，信号を送受信する信号層，グランドや電源 線となるプレーン層として機能する。」との記載があること及び図５によれ ば，本件訂正は，本件明細書に記載された事項の範囲内においてしたもので あるから，特許法１３４条の２第９項で準用する同法１２６条５項の規定に 適合する旨判断した。 しかしながら，本件明細書の【００１１】ないし【００１３】には，電源 と配線層との関係について，電源はホスト１にあり，電源回路には内部直流 電源電圧が供給され，電源回路は基板に搭載され，基板に配線層が形成され ることが記載されている。
上記記載によれば，本件明細書の【００１５】記載の「電源線」とは，基 15 板のいずれかの層に設けられた「配線」程度を意味するものであり，「発電 機または電池のように，外部に電気エネルギーを供給しうる源」を意味する 「電源」（甲６２，６３）とは全く異なる概念である。 本件訂正事項は，「電源線」を「電源」とする訂正を含むものであり，本 件訂正事項のとおりに請求項２１を訂正した場合には，配線層の中に「電源」 があることとなって，本件明細書の「電源はホスト１にある」旨の記載とも 矛盾する。 したがって，本件訂正は，本件明細書に記載されていない新規事項を追加 するものであって，本件明細書に記載された事項の範囲内においてしたもの とはいえないから，本件審決の上記判断は誤りである。 (2) 被告の主張 本件訂正後の請求項２１の「内層として形成され，グランドまたは電源と なる３つのプレーン層と，信号を送受信する３つの信号層を備える配線層」 における「電源となる」という用語は，「プレーン層」を修飾するものであ り，「プレーン層」は，半導体装置の基板の「内層として形成され」る「配 線層」の一部であることは明らかであるから，「配線層」が「電源となる」 という記載の意味は，当該配線層に電源電圧が供給されて電源線として機能 することをいうと解するのが合理的であり，「発電機」や「電池」のような 電気エネルギー供給源そのものが「配線層」に備わることを規定するもので はない。 また，「プレーン層」に電源電圧が供給されて電源線として機能すること は，本件明細書の【００１１】ないし【００１３】，【００１５】及び図５ の記載にも合致する。 したがって，本件訂正は，本件明細書に記載された事項の範囲内において したものであって，新規事項の追加に当たらないから，これと同旨の本件審 決の判断に誤りはなく，原告主張の取消事由１は理由がない。 16 ２ 取消事由２（分割出願の要件の判断の誤り）について (1) 原告の主張 ア 「第１の値が７．５％以下」について 本件審決は，原出願当初明細書には，「本発明」の目的は，「基板の反 りを防止」することであり，そのために「上層全体と下層全体の配線密度 の平均値を略等しくした」ものであること 【０００５】 【００２４】 ，（，） 具体例として，第８層の配線密度を最小の３０％にすると，下層全体の配 線密度の平均が約６０％になり，上層全体の配線密度の平均との差は最小 の０となり，第８層の配線密度を最大の６０％にすると，下層全体の配線 密度の平均が約６７．５％となり，上層全体の配線密度の平均との「差は 最大の７．５％」となること（【００１４】〜【００１６】，【００２４】） が記載されているから，本件特許発明１，１４及び２１の「第１の値が７． ５％以下」は，原出願当初明細書に記載されたものである旨判断した。 しかしながら，原出願当初明細書には，上層全体の配線密度と下層全体 の配線密度とを略等しくすることで，基板の反りを防止することは記載さ れているものの，上層全体の配線密度と下層全体の配線密度とに差を設け て，「第１の値が７．５％以下」とすることについての記載はない。 また，原出願当初明細書の【００１６】の「なお，第８層の配線密度は， 約３０〜６０％の範囲で調整することで，上層全体の配線密度と略等しく なるようにすればよい。 との記載は， 」 第８層の配線密度を約３０〜６０％ の範囲で調整することを可能とすることで，上層全体の配線密度を６７． ５％とした場合（例えば，第３層の配線密度を８０％とした場合）であっ ても，第８層の配線密度を６０％とすると，下層全体の配線密度も６７． ５％となり，上層全体の配線密度と略等しくすることで，反りを防止して いることを意味するものと理解できる。【００１６】の上記記載から，第 ８層の配線密度を最大の６０％とすることで，下層全体の配線密度と上層 17 全体の配線密度との平均との「差は最大の７．５％」となることの開示が あるといはいえない。 さらに，原出願当初明細書には，「上層全体の配線密度と下層全体の配 線密度との差が，１５％になると反りが発生しやすい」【００２３】 （ ）との 記載があるものの，反りが発生するのを抑えることができるための差が 何％かについての記載はない。 したがって，本件特許発明１，１４及び２１の「第１の値が７．５％以 下」は，原出願当初明細書に記載されていないから，本件審決の上記判断 は誤りである。 イ 「前記第１の平均値と前記第２の平均値はともに６０％以上」について 本件審決は，各層の配線密度や，上層全体及び下層全体の配線密度の平 均値をそれぞれ所定範囲にすることは，基板の反りを防止するための直接 的な目的であるとは原出願当初明細書から読み取ることはできず，単に原 出願当初明細書に記載された範囲内で特許請求の範囲を限定した事項と認 められる，そして，原出願当初明細書の図５には，上層全体の配線密度の 平均が約６０％であり，下層全体の配線密度の平均が約６７．５％である こと，それぞれの配線密度の平均が６０％以上である事実が記載されてい るから，本件特許発明１，１４及び２１の「前記第１の平均値と前記第２ の平均値はともに６０％以上」は，原出願当初明細書に記載されたもので ある旨判断した。 しかしながら，「前記第１の平均値と前記第２の平均値はともに６０％ 以上」は，最高値の制限がないから，「６０％〜１００％」を示すもので あるが，原出願当初明細書には，配線密度の平均値が「約６０％〜６７． ５％の範囲」の例しか開示されておらず，配線密度の平均値が「６７．５％ 以上」である構成についての記載はない。 また，仮にすべての配線層の配線密度を１００％とした場合は，全面が 18 導通面となっていることから，信号層あるいは配線層に配線を施すことが できないこととなる。 したがって，本件特許発明１，１４及び２１の「前記第１の平均値と前 記第２の平均値はともに６０％以上」は，原出願当初明細書に記載されて いないから，本件審決の上記判断は誤りである。 ウ 「配線密度が８０％以上」について 本件審決は，原出願当初明細書には，プレーン層（ＧＮＤ，電源）の配 線密度は約８０％であり（図５），最外層又は内側の層の全域を銅箔で覆 ってシールド層としても良い（配線密度は１００％）点（【００３０】） も開示されているから，本件特許発明１，２，５，６，１７，２１及び２ ５の「配線密度が８０％以上」は，原出願当初明細書に記載されたもので ある旨判断した。 しかしながら，図５には，配線層について，８０％の配線密度の記載は あるが（２層，５層及び７層），「８０％以上」の配線密度の記載はない。 また，図７には，８層が９０％となっていることの記載があるが，図７ の例は，上層全体と下層全体での配線密度の平均が大きく異なる（１５％） と反りが生じることを説明するためのものであり（【００２３】）， 「８層 を９０％」としたときに実用性があるか否かは不明である。 さらに，【００３０】及び図１１には，半導体装置からのノイズの漏れ を防止するために最外層にシールド層を設けていることの記載があるが， このシールド層は，配線層とは異なるものである。 したがって，本件特許発明１，２，５，６，１７，２１及び２５の「配 線密度が８０％以上」は，原出願当初明細書に記載されていないから，本 件審決の上記判断は誤りである。 エ 小括 以上のとおり，本件特許発明１，１４及び２１の「第１の値が７．５％ 19 以下」及び「前記第１の平均値と前記第２の平均値はともに６０％以上」 並びに本件特許発明１，２，５，６，１７，２１及び２５の「配線密度が ８０％以上」は，いずれも原出願当初明細書に記載されていないから，本 件出願は，分割出願の要件を満たしていない不適法な分割出願である。こ れと異なる本件審決の判断は誤りである。 そうすると，本件出願の出願日は，原出願日に遡及せず，現実の出願日 である平成２６年６月３０日となり，本件特許発明１ないし３１は，本件 出願前に頒布された刊行物である原出願の公開特許公報（甲６５。特開２ ０１２−１９５４４０号公報）に記載された発明と同一であるから，特許 法２９条１項３号の規定により特許を受けることができない。 ? 被告の主張 ア 「第１の値が７．５％以下」について 原出願当初明細書の【００１６】の「そこで，第８層の配線密度を約３ ０％として配線パターンを形成することで，下層全体での配線密度を約６ ０％とすることができ，上層全体の配線密度と下層全体の配線密度とを略 等しくすることができる。」との記載は，下層全体の配線密度と上層全体 の配線密度との差を略等しくする調整方法の一例として，第８層の配線密 度を約３０％にする例（差が０％の例）を説明するものである。 これに続く「なお，第８層の配線密度は，約３０〜６０％の範囲で調整 することで，上層全体の配線密度と略等しくなるようにすればよい。」と の記載は，第８層の配線密度の調整範囲を説明するものであって，上層全 体の配線密度と下層全体の配線密度との差が７．５％になる場合（約６ ０％）を上限とする範囲内で調整可能であることを説明するものである。 一方，【００１６】には，上層全体の配線密度を６７．５％とした場合や 第３層の配線密度を８０％とした場合についての記載はない。 また，原出願当初明細書の図５には，上層全体の配線密度が約６０％で 20 ある場合に，下層全体の配線密度の採り得る値の範囲が約６０％〜６７． ５％であることが明示されている。 したがって，本件特許発明１，１４及び２１の「第１の値が７．５％以 下」は，原出願当初明細書に記載されている。 イ 「前記第１の平均値と前記第２の平均値はともに６０％以上」について 本件特許発明１，１４及び２１は，基板の反りを防止するという目的を 達成するために，上層全体と下層全体の配線密度の平均値を略等しくした ものであり，各層の配線密度や，上層全体及び下層全体の配線密度の平均 値をそれぞれ所定範囲にするという発明特定事項は，上記目的を達成する ための直接的な手段ではないから，「前記第１の平均値と前記第２の平均 値はともに６０％以上であり」という記載は，原出願当初明細書に記載さ れた範囲内で特許請求の範囲を限定した事項に過ぎないと解するのが合理 的である。 また，本件特許発明１，１４及び２１の特許請求の範囲に「半導体装置」 の「基板」に形成される「配線層」として特定されている以上，「配線層」 に何らかの配線が施されていることを前提とするため，「配線層」がすべ て配線密度１００％の層である構成は特許請求の範囲から除外されている と理解するのが自然である。 したがって，本件特許発明１，１４及び２１の「前記第１の平均値と前 記第２の平均値はともに６０％以上」は，原出願当初明細書に記載されて いる。 ウ 「配線密度が８０％以上」について 本件特許発明１，２，５，６，１７，２１及び２５における各層の配線 密度や，上層全体及び下層全体の配線密度の平均値をそれぞれ所定範囲に するという発明特定事項は，基板の反りを防止するという「本発明」の目 的を達成するための直接的な手段ではないから，配線層の「配線密度が８ 21 ０％以上」という記載は，原出願当初明細書に記載された範囲内で特許請 求の範囲を限定した事項に過ぎないと解するのが合理的である。 また，原出願当初明細書には，プレーン層の配線密度が約８０％である こと（図５），第９層目である最外層のみならず，９層目より内側の層の 全域を銅箔で覆って，配線密度が１００％であるシールド層としてもよい こと（【００３０】）が記載されている。 したがって，本件特許発明１，２，５，６，１７，２１及び２５の「配 線密度が８０％以上」は，原出願当初明細書に記載されている。 エ 小括 以上のとおり，本件特許発明１，１４及び２１の「第１の値が７．５％ 以下」及び「前記第１の平均値と前記第２の平均値はともに６０％以上」 並びに本件特許発明１，２，５，６，１７，２１及び２５の「配線密度が ８０％以上」は，いずれも原出願当初明細書に記載されているから，本件 出願は，適法な分割出願であり，本件出願の出願日は原出願日に遡及する。 したがって，原告主張の取消事由２は理由がない。 ３ 取消事由３（サポート要件の判断の誤り）について ? 原告の主張 本件審決は，本件明細書の【０００５】 【００１４】 ， ないし【００１６】， 【００２４】，【００２８】及び図５には，原出願当初明細書と同内容の記 載があるから，本件特許発明１ないし３１の配線密度に関わる数値（「第１ の値が７．５％以下」，「前記第１の平均値と前記第２の平均値はともに６ ０％以上」及び「配線密度が８０％以上」）は，本件明細書に記載されたも のであるとして，本件特許発明１ないし３１はサポート要件に適合する旨判 断した。 しかしながら，前記２(1)のとおり，原出願当初明細書には本件特許発明１ ないし３１の配線密度に関わる上記数値についての記載はなく，本件明細書 22 もこれと同様であるから，本件特許は，サポート要件に適合するものではな い。 ? 被告の主張 前記２(2)のとおり，原出願当初明細書には，本件審決にいう配線密度に 関わる数値が記載されており，本件特許発明１ないし３１は，サポート要件 に適合するとした本件審決の判断に誤りはないから，原告主張の取消事由３ は理由がない。 ４ 取消事由４（新規性・進歩性に関する判断遺脱）について ? 原告の主張 本件審決は，甲１の１，２で解析された特定のＰＣＢ基板「ＰＣＢ２９− ７９７０」が搭載されたＴＳＸＸＧＳＳＤ２５Ｓ−Ｍ製品が本件特許の原出 願日前に一般に販売されていたことについて立証されていないから，甲１の １，２で解析された特定のＰＣＢ基板「ＰＣＢ２９−７９７０」により実施 された発明（「ＰＣＢ２９−７９７０」に係る発明）は上記原出願日前に公 然実施されていたものとは認められないので，「ＰＣＢ２９−７９７０」に 係る発明に基づいて本件特許発明１ないし３１の新規性・進歩性がないとの 無効理由は採用することができない旨判断した。 しかしながら，原告は，本件無効審判の審判請求書（甲４４）において， 「４ 引用発明の説明」中に「（１）甲１発明」として「甲１発明は，トラ ンセンド・インフォーメーション・インコーポレイテッド社製のソリッドス テートドライブ（以下「ＳＳＤ」という。）製品名「ＴＳＸＸＧＳＳＤ２５ Ｓ−Ｍ」におけるプリントサーキッドボード（以下「ＰＣＢ」という。）２ ９−７９７０である。」と記載して，甲１の１，２で解析されたＰＣＢ基板 の構造と同一仕様の型番「ＰＣＢ２９−７９７０」のＰＣＢ基板が搭載され たＴＳＸＸＧＳＳＤ２５Ｓ−Ｍ製品が本件特許の原出願日前に一般市場にお いて発売されていた事実を主張したこと，大量生産品を構成する電子回路の 23 基板において，同じ型番の基板であれば，個々の基板に基板の層構成や銅箔 により形成された配線パターンに違いがないことは，技術常識であることに 基づいて，型番「ＰＣＢ２９−７９７０」のＰＣＢ基板により実施された発 明が公然実施発明に当たり，かかる公然実施発明を主引用例とする本件特許 発明１ないし３１の新規性の欠如又は進歩性の欠如の無効理由を主張し，上 記事実を推認させる証拠として，甲１の３ないし甲１の７，甲１１（２０１ １年（平成２３年）３月１１日にロシアの「３Ｒ Ｍｅｍｏｒｙ」へ出荷さ れたＴＳ２５６ＧＳＳＤ２５Ｓ−Ｍ及び同製品に関連する書類に関する事実 実験公正証書），甲１６ないし１８を提出し，さらに，平成２９年８月２４ 日付け口頭審理陳述要領書（甲５４）においてその旨を主張したにもかかわ らず，本件審決は，甲１の１，２で解析された特定のＰＣＢ基板「ＰＣＢ２ ９−７９７０」が搭載されたＴＳＸＸＧＳＳＤ２５Ｓ−Ｍ製品の販売に係る 発明の公然実施発明該当性についてのみ判断し，原告が主張した上記公然実 施発明を主引用例とする新規性の欠如又は進歩性の欠如の無効理由について は，何らの判断を示していない。 したがって，本件審決は，審決の結論に影響する事項について，判断の遺 脱があるから，違法として取り消されるべきである。 ? 被告の主張 「公然実施」（特許法２９条１項２号）による無効を主張する者は，公然 実施を基礎づける「実施」がされたことを示す具体的事実を主張立証する必 要があり，その具体的事実を主張立証するには，どの製品が，いつ，どこで， 誰に対して販売等されたのかという具体的な社会的事実を特定する必要があ るというべきである。仮にこのような具体的な社会的事実を特定する必要が なく，単に型番などで製品群を特定して，特許無効審判を請求し，製品群に 含まれる製品の販売等の具体的な社会的な事実をいくつでも追加して主張す ることができるとすれば，公然実施による無効を争う特許権者（被請求人） 24 としては，請求人が新たな社会的事実に基づく具体的な「実施」行為を追加 主張するたびに，当該「実施」行為の有無について，一から事実確認を行い， 認否反論等の防御活動を行わざるを得なくなり，応訴の負担は過大となるか らである。 しかるところ，本件無効審判の平成２８年１０月１９日付け審判請求書（甲 ４４）には，公然実施を基礎づける「実施」行為として，甲１の１，２で解 析された特定のＰＣＢ基板が２０１０年（平成２２年）７月から一般に販売 されたという事実が主張されていた。 その後，原告は，平成２９年８月２４日付けの口頭審理陳述要領書（甲５ ４）において，甲１１記載の製品（ＴＳ２５６ＧＳＳＤ２５Ｓ−Ｍ）が平成 ２３年３月１１日にロシアの「３Ｒ Ｍｅｍｏｒｙ」に出荷されたこと，甲 １６のインターネット記事において解析された製品は，甲１７記載の製品及 び甲１８記載の製品であり，それぞれ平成２２年８月３日及び平成２３年１ 月６日にオランダの「Ｔｒａｎｓｃｅｎｄ Ｉｎｆｏｒｍａｔｉｏｎ Ｅｕ ｒｏｐｅ Ｂ．Ｖ」に出荷されたことを主張するに至ったところ，かかる主 張は，審判請求書において主張した具体的な社会的事実とは別個の新たな「実 施」行為に基づく公然実施の無効理由を構成するものである。このような新 たな「実施」行為に基づく公然実施の主張又は主張の事後的な補充は，審判 請求書の請求の理由の要旨変更に該当するが，本件無効審判手続では，かか る請求の理由の要旨変更を許可する旨の審判長の決定（特許法１３１条の２ 第２項）はされていない。 したがって，本件無効審判における公然実施による無効理由は，甲１の１， ２で解析された特定のＰＣＢ基板「ＰＣＢ２９−７９７０」が搭載されたＴ ＳＸＸＧＳＳＤ２５Ｓ−Ｍ製品の販売により実施された発明（「ＰＣＢ２９ −７９７０」に係る発明）を主引用例とするもののみであり，本件審決は， この無効理由は採用することができない旨の判断をしているから，本件審決 25 に，判断の遺脱はない。 仮に原告主張の本件無効審判における公然実施による無効理由は， 「Ｐ 型番 ＣＢ２９−７９７０」のＰＣＢ基板が搭載されたＴＳＸＸＧＳＳＤ２５Ｓ− Ｍ製品の販売により実施された発明（「ＰＣＢ２９−７９７０」に係る発明） を主引用例とするものであるとしても，甲１１記載の製品は，本件審決が予 備的に判断するように，本件特許の原出願日前にロシアの「３Ｒ Ｍｅｍｏ ｒｙ」に到着した事実を認めることができない。また，甲１７記載の製品及 び甲１８記載の製品に甲１の１，２に示す内部構造を備えるＰＣＢ基板が搭 載されていた事実の立証はされていないし，上記各製品の出荷先は，原告の １００％子会社の「Ｔｒａｎｓｃｅｎｄ Ｉｎｆｏｒｍａｔｉｏｎ Ｅｕｒ ｏｐｅ Ｂ．Ｖ」（トランセンド・インフォメーション・ヨーロッパＢ．Ｖ） であり，上記各製品が上記原出願日前に一般に販売されていた事実は立証さ れていないから，原告主張の上記無効理由は理由がない。 以上によれば，原告主張の取消事由４は理由がない。 第４ 当裁判所の判断 １ 取消事由１（訂正要件の判断の誤り）について ? 本件明細書の記載事項について ア 本件明細書（甲７８）の発明の詳細な説明には，次のような記載がある （下記記載中に引用する「図１ないし５，７及び１１」については別紙１ を参照）。 (ア) 【技術分野】 【０００１】 本発明は，半導体装置およびシステムに関する。 【背景技術】 【０００２】 従来，コネクタが形成された基板上に，ＮＡＮＤフラッシュメモリな 26 どの不揮発性半導体記憶素子が搭載された半導体装置が用いられている。 また，半導体装置には，不揮発性半導体記憶素子の他に，揮発性半導体 記憶素子や，不揮発性半導体記憶素子および揮発性半導体素子を制御す るコントローラが搭載される。 【０００３】 このような半導体装置は，その使用環境や規格などに合わせて，基板 の形状や大きさが制約される場合があり，例えば，平面視において長方 形形状を呈する基板を用いる場合がある。また，近年の半導体装置への 小型化の要求により，基板が薄型化する傾向にある。このような，薄型 化された長方形形状の基板を用いる場合に，基板の反りを抑えることが 求められている。 (イ) 【発明が解決しようとする課題】 【０００５】 本発明は，基板の反りを抑えることができる半導体装置を提供するこ とを目的とする。 【課題を解決するための手段】 【０００６】 本願発明の一態様によれば，基板と，この基板に搭載される複数の不 揮発性半導体メモリと，を備える半導体装置が提供される。基板は，第 １の主面と，第１の主面とは反対側を向いた第２の主面と，を有する。 基板には，第１の主面に設けられ，複数の不揮発性半導体メモリが搭載 される第１の配線層と，第２の主面に設けられた第２の配線層と，内層 として形成される複数の配線層と，これら配線層間にそれぞれ設けられ る複数の絶縁層と，が形成される。基板の層構造の中心線よりも第１の 主面側に形成された配線層および第１の配線層の配線密度の平均値と， 基板の層構造の中心線よりも第２の主面側に形成された配線層および第 27 ２の配線層の配線密度の平均値との差が７．５％以下であり，かつ，少 なくとも１の配線層は，配線密度が８０％以上である。 (ウ) 【発明を実施するための形態】 【０００８】 以下に添付図面を参照して，本発明の実施の形態にかかる半導体装置 を詳細に説明する。なお，これらの実施の形態により本発明が限定され るものではない。 【０００９】 （第１の実施の形態） 図１は，第１の実施の形態にかかる半導体装置の構成例を示すブロッ ク図である。半導体装置１００は，ＳＡＴＡインタフェース（ＡＴＡ Ｉ ／Ｆ）２などのメモリ接続インタフェースを介してパーソナルコンピュ ータあるいはＣＰＵコアなどのホスト装置（以下，ホストと略す）１と 接続され，ホスト１の外部メモリとして機能する。ホスト１としては， パーソナルコンピュータのＣＰＵ，スチルカメラ，ビデオカメラなどの 撮像装置のＣＰＵなどがあげられる。また，半導体装置１００は，ＲＳ ２３２Ｃインタフェース（ＲＳ２３２Ｃ Ｉ／Ｆ）などの通信インタフ ェース３を介して，デバッグ用機器２００との間でデータを送受信する ことができる。 【００１０】 半導体装置１００は，不揮発性半導体記憶素子としてのＮＡＮＤ型フ ラッシュメモリ（以下，ＮＡＮＤメモリと略す）１０と，コントローラ としてのドライブ制御回路４と，ＮＡＮＤメモリ１０よりも高速記憶動 作が可能な揮発性半導体記憶素子であるＤＲＡＭ２０と，電源回路５と， 状態表示用のＬＥＤ６と，ドライブ内部の温度を検出する温度センサ７ とを備えている。… 28 【００１１】 電源回路５は，ホスト１側の電源回路から供給される外部直流電源か ら複数の異なる内部直流電源電圧を生成し，これら内部直流電源電圧を 半導体装置１００内の各回路に供給する。また，電源回路５は，外部電 源の立ち上がりを検知し，パワーオンリセット信号を生成して，ドライ ブ制御回路４に供給する。 【００１２】 図２は，半導体装置１００の概略構成を示す平面図である。図３は， 半導体装置１００の側面図である。電源回路５，ＤＲＡＭ２０，ドライ ブ制御回路４，ＮＡＮＤメモリ１０は，配線パターンが形成された基板 ８上に搭載される。基板８は，平面視において略長方形形状を呈する。 略長方形形状を呈する基板８の一方の短辺側には，ホスト１に接続され て，上述したＳＡＴＡインタフェース２，通信インタフェース３として 機能するコネクタ９が設けられている。コネクタ９は，ホスト１から入 力された電源を電源回路５に供給する電源入力部として機能する。… 【００１３】 基板８は，合成樹脂を重ねて形成された多層構造になっており，例え ば８層構造となっている。なお，基板８の層数は８層に限られない。図 ４は，基板８の層構成を示す図である。基板８には，合成樹脂で構成さ れた各層（絶縁膜８ａ）の表面あるいは内層に様々な形状で配線層８ｂ として配線パターンが形成されている。配線パターンは，例えば銅で形 成される。基板８に形成された配線パターンを介して，基板８上に搭載 された電源回路５，ＤＲＡＭ２０，ドライブ制御回路４，ＮＡＮＤメモ リ１０同士が電気的に接続される。また，基板の表面（第１層側）と裏 面（第８層側）は，保護膜としてソルダーレジスト８ｃに覆われている。 【００１４】 29 図５は，基板８の各層の配線密度を示す図である。ここで，基板８の 層構造の中心線３０（図４も参照）よりも表面層側に形成された第１層 から第４層までを上層といい，中心線３０よりも裏面層側に形成された 第５層から第８層までを下層という。 【００１５】 基板８の各層に形成された配線層８ｂは，図５に示すように，信号を 送受信する信号層，グランドや電源線となるプレーン層として機能する。 そして，各層に形成された配線パターンの配線密度，すなわち，基板８ の表面面積に対する配線層が占める割合を，図５に示すように構成して いる。 【００１６】 本実施の形態では，グランドとして機能する第８層をプレーン層では なく網状配線層とすることで，その配線密度を３０〜６０％に抑えてい る。ここで，基板８の上層全体での配線密度は約６０％となっている。 そこで，第８層の配線密度を約３０％として配線パターンを形成するこ とで，下層全体での配線密度を約６０％とすることができ，上層全体の 配線密度と下層全体の配線密度とを略等しくすることができる。なお， 第８層の配線密度は，約３０〜６０％の範囲で調整することで，上層全 体の配線密度と略等しくなるようにすればよい。 (エ) 【００２３】 図７は，比較例としての基板の各層の配線密度を示す図である。図７ の比較例に示すように，従来の基板では，第８層をプレーン層とするこ とで，配線密度が約９０％となっていた。そのため，下層の配線密度が 約７５％となり，上層の配線密度（約６０％）との差が大きくなってい る。配線密度が異なることで，基板８の上層全体に占める絶縁膜８ａ（合 成樹脂）と配線部分（銅）との比率が，基板８の下層全体に占める合成 30 樹脂と銅との比率と異なることとなる。これにより，基板８の上層と下 層とで熱膨張係数も異なることとなる。この熱膨張係数の違いにより， 基板８の温度変化に伴って，基板８の長手方向に沿って表面層側に凸形 状（図３における上に凸形状）となるような反りが発生しやすくなる。 このような温度変化は，半導体装置１００の製造過程で生じやすい。ま た，近年の半導体装置への小型化の要求により，基板８も薄型化する傾 向にあり，このような反りが発生しやすくなっている。 【００２４】 一方，本実施の形態では，第８層の配線密度は，約３０〜６０％の範 囲で調整し，上層全体の配線密度と下層全体の配線密度とを略等しくし ているので，熱膨張係数も略等しくなる。そのため，基板８に反りが発 生するのを抑制することができる。また，中心線３０（図４も参照）か ら最も離れた第８層で配線密度を調整しているので，反りを抑制するた めのモーメントをより大きく発生させることができる。 【００２５】 また，基板８の第８層で配線密度を調整しているので，信号層のよう に配線レイアウトに制限のある層で配線密度の調整をする場合に比べて， 配線設計が容易になり，コストの抑制を図ることができる。 【００２８】 なお，本実施の形態では，基板８の下層全体の配線密度を調整するた めに，第８層の配線層を網状配線層にしているが，これに限られず，例 えばライン上に配線層を形成してもよい。また，下層のうち第８層以外 の層，すなわち第５層から第７層までの配線層の配線密度を調整して， 下層全体としての配線密度を調整してもよい。もちろん，第５層から第 ８層までのすべての層で配線密度を調整して，下層全体としての配線密 度を調整してもよい。 31 (オ) 【００３０】 （第２の実施の形態） 図１１は，第２の実施の形態にかかる半導体装置が備える基板の層構 成を示す図である。本実施の形態では，基板８の第８層の外側に，９層 目の層として最外層を設けている。そして，最外層の全域を銅箔で覆っ てシールド層としている。このように，最外層の全域を銅箔で覆うこと で，半導体装置からのノイズの漏れをより確実に防ぐことができる。な お，９層目よりも内側の層の全域を銅箔で覆ってシールド層としてもよ い。 イ 前記アの記載事項によれば，本件明細書の発明の詳細な説明には，次の ような開示があることが認められる。 (ア) コネクタが形成された基板上に，ＮＡＮＤフラッシュメモリなどの 不揮発性半導体記憶素子，揮発性半導体記憶素子及びコントローラが搭 載された従来の半導体装置では，その使用環境や規格などにより基板の 形状や大きさが制約され，例えば，平面視において長方形形状を呈する 基板を用いる場合があり，また，近年の半導体装置への小型化の要求に よって基板が薄型化する傾向にあり，このような薄型化された長方形形 状の基板を用いる場合に基板の反りを抑えることが求められる（【００ ０２】，【０００３】）。 (イ) 「本発明」は，基板の反りを抑えることができる半導体装置を提供 することを目的とし（【０００５】），その課題を解決するための手段 として，第１の主面及び第１の主面とは反対側を向いた第２の主面を有 する基板と，基板に搭載される複数の不揮発性半導体メモリとを備える 半導体装置であって，基板には，第１の主面に設けられ，複数の不揮発 性半導体メモリが搭載される第１の配線層と，第２の主面に設けられた 第２の配線層と，内層として形成される複数の配線層と，これら配線層 32 間にそれぞれ設けられる複数の絶縁層とが形成されており，基板の層構 造の中心線よりも第１の主面側に形成された配線層及び第１の配線層の 配線密度の平均値と，基板の層構造の中心線よりも第２の主面側に形成 された配線層及び第２の配線層の配線密度の平均値との差を７．５％以 下とし，かつ，少なくとも１の配線層の配線密度を８０％以上とする構 成を採用した（【０００６】）。 「本発明」は，上記構成を採用することにより，上層（基板の層構造 の中心線よりも表面層側に形成された層）全体の配線密度と下層（基板 の層構造の中心線よりも裏面層側に形成された層）全体の配線密度とが 略等しくなることで，基板の上層全体に占める絶縁膜（合成樹脂）と配 線部分（銅）との比率が，基板の下層全体に占める合成樹脂と銅との比 率と略等しくなり，上層と下層とで熱膨張係数も略等しくなるため，基 板に反りが発生するのを抑制するという効果を奏する（【００１４】， 【００１５】，【００２３】，【００２４】，図５）。 ? 訂正の適否について ア 本件訂正事項は，本件訂正前の請求項２１の「内層として形成される複 数の配線層」にいう「複数の配線層」を「グランドまたは電源となる３つ のプレーン層」と「信号を送受信する３つの信号層」を備える「配線層」 に限定するものである。そして，本件訂正後の請求項２１の文言から，「グ ランドまたは電源となる３つのプレーン層」にいう「電源となる…プレー ン層」は，「配線層」であって，半導体装置の基板に搭載された「ドライ ブ制御回路」や「不揮発性半導体メモリ」に対して，電源電圧が供給され る電源線として機能することを理解できる。 次に，本件明細書には，「電源回路５は，ホスト１側の電源回路から供 給される外部直流電源から複数の異なる内部直流電源電圧を生成し，これ ら内部直流電源電圧を半導体装置１００内の各回路に供給する。」（【０ 33 ０１１】），「略長方形形状を呈する基板８の一方の短辺側には，ホスト １に接続されて，上述したＳＡＴＡインタフェース２，通信インタフェー ス３として機能するコネクタ９が設けられている。コネクタ９は，ホスト １から入力された電源を電源回路５に供給する電源入力部として機能す る。」（【００１２】），「図４は，基板８の層構成を示す図である。基 板８には，合成樹脂で構成された各層（絶縁膜８ａ）の表面あるいは内層 に様々な形状で配線層８ｂとして配線パターンが形成されている。配線パ ターンは，例えば銅で形成される。基板８に形成された配線パターンを介 して，基板８上に搭載された電源回路５，ＤＲＡＭ２０，ドライブ制御回 路４，ＮＡＮＤメモリ１０同士が電気的に接続される。 （…」【００１３】 ，） 「基板８の各層に形成された配線層８ｂは，図５に示すように，信号を送 受信する信号層，グランドや電源線となるプレーン層として機能する。」 （【００１５】）との記載がある。また，図５には，基板８の内層として， 「３層」，「４層」及び「６層」に「信号層」を，「２層」及び「７層」 に「プレーン層（ＧＮＤ）」を，「５層」に「プレーン層（電源）」を配 する層構成が示されている。 これらの記載事項によれば，図５の「５層」の「プレーン層（電源）」 は，配線層であって，半導体装置の基板に搭載された「ドライブ制御回路」 や「不揮発性半導体メモリ」である「ＮＡＮＤメモリ」に対して，電源回 路５において外部直流電源から生成した「内部直流電源電圧」が供給され る電源線として機能することを理解できる。 以上によれば，本件訂正後の請求項２１の「グランドまたは電源となる ３つのプレーン層」にいう「電源となる…プレーン層」は，本件明細書に 記載されているものと認められるから（【００１１】ないし【００１３】， 【００１５】，図５），本件訂正は，本件明細書に記載された事項の範囲 内においてしたものであって，新規事項の追加に当たらないものと認めら 34 れる。 イ これに対し原告は，本件明細書の【００１５】記載の「電源線」とは， 基板のいずれかの層に設けられた「配線」程度を意味するものであり，「発 電機または電池のように，外部に電気エネルギーを供給しうる源」を意味 する「電源」（甲６２，６３）とは全く異なる概念であるが，本件訂正事 項は，「電源線」を「電源」とする訂正を含むものであり，本件訂正事項 のとおりに請求項２１を訂正した場合には，配線層の中に「電源」がある こととなって，本件明細書の「電源はホスト１にある」旨の記載とも矛盾 するから，本件訂正は，本件明細書に記載されていない新規事項を追加す るものであって，本件明細書に記載された事項の範囲内においてしたもの とはいえない旨主張する。 しかしながら，前記ア認定のとおり，本件訂正後の請求項２１の「グラ ンドまたは電源となる３つのプレーン層」にいう「電源となる…プレーン 層」は，半導体装置の基板に搭載された「ドライブ制御回路」や「不揮発 性半導体メモリ」に対して，電源電圧が供給される電源線として機能する 「配線層」であって，「電源」そのものではないから，原告の上記主張は， その前提において採用することができない。 (3) 小括 以上のとおり，本件訂正は，本件明細書に記載された事項の範囲内におい てしたものであって，新規事項の追加に当たらないから，これと同旨の本件 審決の判断に誤りはなく，原告主張の取消事由１は理由がない。 ２ 取消事由２（分割出願の要件の判断の誤り）について (1) 原出願当初明細書の記載事項について 原出願当初明細書（甲６５）には，次のような記載がある（下記記載中に 引用する「図１ないし５，７，９及び１１」については別紙２を参照）。 ア 【特許請求の範囲】 35 【請求項１】 配線パターンが形成された多層構造で，平面視において略長方形形状を 呈する基板と， 前記基板の表面層側に長手方向に沿って並べて設けられた不揮発性半導 体記憶素子と， 前記不揮発性半導体記憶素子の表面を露出させつつ，前記不揮発性半導 体記憶素子同士の隙間と，前記不揮発性半導体記憶素子と前記基板との隙 間に充填された接着部と，を備える半導体装置。 【請求項２】 前記基板の層構造の中心線よりも表面層側に形成された前記配線パター ンの配線密度と，前記基板の層構造の中心線よりも裏面層側に形成された 前記配線パターンの配線密度とが略等しい請求項１に記載の半導体装置。 イ 【技術分野】 【０００１】 本発明は，半導体装置に関する。 【背景技術】 【０００２】 従来，コネクタが形成された基板上に，ＮＡＮＤフラッシュメモリなど の不揮発性半導体記憶素子が搭載された半導体装置が用いられている。ま た，半導体装置には，不揮発性半導体記憶素子の他に，揮発性半導体記憶 素子や，不揮発性半導体記憶素子および揮発性半導体素子を制御するコン トローラが搭載される。 【０００３】 このような半導体装置は，その使用環境や規格などに合わせて，基板の 形状や大きさが制約される場合があり，例えば，平面視において長方形形 状を呈する基板を用いる場合がある。また，近年の半導体装置への小型化 36 の要求により，基板が薄型化する傾向にある。このような，薄型化された 長方形形状の基板を用いる場合に，基板の反りを抑えることが求められて いる。 ウ 【発明が解決しようとする課題】 【０００５】 本発明は，平面視において長方形形状の基板を用いる場合に，基板の反 りを抑えることができる半導体装置を提供することを目的とする。 【課題を解決するための手段】 【０００６】 本願発明の一態様によれば，基板と，不揮発性半導体記憶素子と，接着 部とを備える半導体装置が提供される。基板は，配線パターンが形成され た多層構造で，平面視において略長方形形状を呈する。不揮発性半導体記 憶素子は，基板の表面層側に長手方向に沿って並べて設けられる。接着部 は，不揮発性半導体記憶素子の表面を露出させつつ，不揮発性半導体記憶 素子同士の隙間と，不揮発性半導体記憶素子と基板との隙間に充填される。 エ 【発明を実施するための形態】 【０００８】 以下に添付図面を参照して，本発明の実施の形態にかかる半導体装置を 詳細に説明する。なお，これらの実施の形態により本発明が限定されるも のではない。 【０００９】 （第１の実施の形態） 図１は，第１の実施の形態にかかる半導体装置の構成例を示すブロック 図である。半導体装置１００は，ＳＡＴＡインタフェース（ＡＴＡ Ｉ／ Ｆ）２などのメモリ接続インタフェースを介してパーソナルコンピュータ あるいはＣＰＵコアなどのホスト装置（以下，ホストと略す）１と接続さ 37 れ，ホスト１の外部メモリとして機能する。ホスト１としては，パーソナ ルコンピュータのＣＰＵ，スチルカメラ，ビデオカメラなどの撮像装置の ＣＰＵなどがあげられる。また，半導体装置１００は，ＲＳ２３２Ｃイン タフェース（ＲＳ２３２Ｃ Ｉ／Ｆ）などの通信インタフェース３を介し て，デバッグ用機器２００との間でデータを送受信することができる。 【００１０】 半導体装置１００は，不揮発性半導体記憶素子としてのＮＡＮＤ型フラ ッシュメモリ（以下，ＮＡＮＤメモリと略す）１０と，コントローラとし てのドライブ制御回路４と，ＮＡＮＤメモリ１０よりも高速記憶動作が可 能な揮発性半導体記憶素子であるＤＲＡＭ２０と，電源回路５と，状態表 示用のＬＥＤ６と，ドライブ内部の温度を検出する温度センサ７とを備え ている。… 【００１１】 電源回路５は，ホスト１側の電源回路から供給される外部直流電源から 複数の異なる内部直流電源電圧を生成し，これら内部直流電源電圧を半導 体装置１００内の各回路に供給する。また，電源回路５は，外部電源の立 ち上がりを検知し，パワーオンリセット信号を生成して，ドライブ制御回 路４に供給する。 【００１２】 図２は，半導体装置１００の概略構成を示す平面図である。図３は，半 導体装置１００の側面図である。電源回路５，ＤＲＡＭ２０，ドライブ制 御回路４，ＮＡＮＤメモリ１０は，配線パターンが形成された基板８上に 搭載される。基板８は，平面視において略長方形形状を呈する。略長方形 形状を呈する基板８の一方の短辺側には，ホスト１に接続されて，上述し たＳＡＴＡインタフェース２，通信インタフェース３として機能するコネ クタ９が設けられている。コネクタ９は，ホスト１から入力された電源を 38 電源回路５に供給する電源入力部として機能する。… 【００１３】 基板８は，合成樹脂を重ねて形成された多層構造になっており，例えば ８層構造となっている。なお，基板８の層数は８層に限られない。図４は， 基板８の層構成を示す図である。基板８には，合成樹脂で構成された各層 （絶縁膜８ａ）の表面あるいは内層に様々な形状で配線層８ｂとして配線 パターンが形成されている。配線パターンは，例えば銅で形成される。基 板８に形成された配線パターンを介して，基板８上に搭載された電源回路 ５，ＤＲＡＭ２０，ドライブ制御回路４，ＮＡＮＤメモリ１０同士が電気 的に接続される。また，基板の表面（第１層側）と裏面（第８層側）は， 保護膜としてソルダーレジスト８ｃに覆われている。 【００１４】 図５は，基板８の各層の配線密度を示す図である。ここで，基板８の層 構造の中心線３０（図４も参照）よりも表面層側に形成された第１層から 第４層までを上層といい，中心線３０よりも裏面層側に形成された第５層 から第８層までを下層という。 【００１５】 基板８の各層に形成された配線層８ｂは，図５に示すように，信号を送 受信する信号層，グランドや電源線となるプレーン層として機能する。そ して，各層に形成された配線パターンの配線密度，すなわち，基板８の表 面面積に対する配線層が占める割合を，図５に示すように構成している。 【００１６】 本実施の形態では，グランドとして機能する第８層をプレーン層ではな く網状配線層とすることで，その配線密度を３０〜６０％に抑えている。 ここで，基板８の上層全体での配線密度は約６０％となっている。そこで， 第８層の配線密度を約３０％として配線パターンを形成することで，下層 39 全体での配線密度を約６０％とすることができ，上層全体の配線密度と下 層全体の配線密度とを略等しくすることができる。なお，第８層の配線密 度は，約３０〜６０％の範囲で調整することで，上層全体の配線密度と略 等しくなるようにすればよい。 オ 【００２１】 図９は，ＮＡＮＤメモリ１０の隙間に充填された接着部を示す図である。 図９に示すように，ＮＡＮＤメモリ１０と基板８との隙間には，合成樹脂 材料で構成された接着部３１が充填されて，ＮＡＮＤメモリ１０と基板８ とを接着させている。また，接着部３１は，その一部がＮＡＮＤメモリ１ ０と基板８との隙間からはみ出している。そのはみ出した部分は，基板８ の長手方向に沿って並べられたＮＡＮＤメモリ１０同士の隙間に充填され る。したがって，接着部３１は，ＮＡＮＤメモリ１０同士をその側面で接 着させている。なお，接着部３１は，ＮＡＮＤメモリ１０の高さを超えな い程度にはみ出しており，ＮＡＮＤメモリ１０の表面は露出している。ま た，図９では，ＮＡＮＤメモリ１０の高さの中間部程度まで接着部３１を 充填させているが，これより低くてもよく，隣接するＮＡＮＤメモリ１０
同士に接着部３１が接触していればよい。もちろん，図９に示す高さより も高くなるようにＮＡＮＤメモリ１０間に接着部３１を充填してもよい。 【００２３】 図７は，比較例としての基板の各層の配線密度を示す図である。図７の 比較例に示すように，従来の基板では，第８層をプレーン層とすることで， 配線密度が約９０％となっていた。そのため，下層の配線密度が約７５％ となり，上層の配線密度（約６０％）との差が大きくなっている。配線密 度が異なることで，基板８の上層全体に占める絶縁膜８ａ（合成樹脂）と 配線部分（銅）との比率が，基板８の下層全体に占める合成樹脂と銅との 比率と異なることとなる。これにより，基板８の上層と下層とで熱膨張係 40 数も異なることとなる。この熱膨張係数の違いにより，基板８の温度変化 に伴って，基板８の長手方向に沿って表面層側に凸形状（図３における上 に凸形状）となるような反りが発生しやすくなる。このような温度変化は， 半導体装置１００の製造過程で生じやすい。また，近年の半導体装置への 小型化の要求により，基板８も薄型化する傾向にあり，このような反りが 発生しやすくなっている。 【００２４】 一方，本実施の形態では，第８層の配線密度は，約３０〜６０％の範囲 で調整し，上層全体の配線密度と下層全体の配線密度とを略等しくしてい るので，熱膨張係数も略等しくなる。そのため，基板８に反りが発生する のを抑制することができる。また，中心線３０（図４も参照）から最も離 れた第８層で配線密度を調整しているので，反りを抑制するためのモーメ ントをより大きく発生させることができる。 【００２５】 また，基板８の第８層で配線密度を調整しているので，信号層のように 配線レイアウトに制限のある層で配線密度の調整をする場合に比べて，配 線設計が容易になり，コストの抑制を図ることができる。 【００２８】 なお，本実施の形態では，基板８の下層全体の配線密度を調整するため に，第８層の配線層を網状配線層にしているが，これに限られず，例えば ライン上に配線層を形成してもよい。また，下層のうち第８層以外の層， すなわち第５層から第７層までの配線層の配線密度を調整して，下層全体 としての配線密度を調整してもよい。もちろん，第５層から第８層までの すべての層で配線密度を調整して，下層全体としての配線密度を調整して もよい。 カ 【００３０】 41 （第２の実施の形態） 図１１は，第２の実施の形態にかかる半導体装置が備える基板の層構成 を示す図である。本実施の形態では，基板８の第８層の外側に，９層目の 層として最外層を設けている。そして，最外層の全域を銅箔で覆ってシー ルド層としている。このように，最外層の全域を銅箔で覆うことで，半導 体装置からのノイズの漏れをより確実に防ぐことができる。なお，９層目 よりも内側の層の全域を銅箔で覆ってシールド層としてもよい。 ? 分割出願の適否について
原告は，本件特許発明１，１４及び２１の「第１の値が７．５％以下」及 び「前記第１の平均値と前記第２の平均値はともに６０％以上」並びに本件 特許発明１，２，５，６，１７，２１及び２５の「配線密度が８０％以上」 は，いずれも原出願当初明細書に記載されていないから，本件出願は，分割 出願の要件を満たしていない不適法な分割出願であり，これと異なる本件審 決の判断は誤りである旨主張するので，以下において判断する。 ア 「第１の値が７．５％以下」について (ア) 前記(1)の記載事項によれば，原出願当初明細書には， 「本発明」は， 平面視において長方形形状の基板を用いる場合に，基板の反りを抑える ことができる半導体装置を提供することを目的とし（【０００５】）， 上層（基板の層構造の中心線よりも表面層側に形成された層）全体の配 線密度と下層（基板の層構造の中心線よりも裏面層側に形成された層） 全体の配線密度とが略等しくなることで，基板の上層全体に占める絶縁 膜（合成樹脂）と配線部分（銅）との比率が，基板の下層全体に占める 合成樹脂と銅との比率と略等しくなり，上層と下層とで熱膨張係数も略 等しくなるため，基板に反りが発生するのを抑制するという効果を奏す ること（【００１４】，【００１５】，【００２３】，【００２４】， 図５）の開示があることが認められる。 42 次に，原出願当初明細書には，@「基板８の各層に形成された配線層 ８ｂは，図５に示すように，信号を送受信する信号層，グランドや電源 線となるプレーン層として機能」し，「各層に形成された配線パターン の配線密度，すなわち，基板８の表面面積に対する配線層が占める割合」 を「図５に示すように構成している」こと（【００１５】），A「本実 施の形態では，グランドとして機能する第８層をプレーン層ではなく網 状配線層とすることで，その配線密度を３０〜６０％に抑え」，「基板 ８の上層全体での配線密度は約６０％となって」おり，「第８層の配線 密度を約３０％として配線パターンを形成することで，下層全体での配 線密度を約６０％とすることができ，上層全体の配線密度と下層全体の 配線密度とを略等しくすることができる」こと，「なお，第８層の配線 密度は，約３０〜６０％の範囲で調整することで，上層全体の配線密度 と略等しくなるようにすればよい」こと（【００１６】），B「本実施 の形態では，第８層の配線密度は，約３０〜６０％の範囲で調整し，上 層全体の配線密度と下層全体の配線密度とを略等しくしているので，熱 膨張係数も略等しくなる」ため，「基板８に反りが発生するのを抑制す ることができる」こと（【００２４】）の記載がある。また，図５には， 「第１の実施の形態」に係る８層構造の配線層の上層の配線密度につい て，「１層」が「約６０％」，「２層」が「約８０％」，「３層」が「約 ５０％」，「４層」が「約５０％」，上層全体（「１層」ないし「４層」） で「約６０％」であること，下層の配線密度について，「５層」が「約 ８０％」，「６層」が「約５０％」，「７層」が「約８０％」，「８層」 が「約３０〜６０％」，下層全体（「５層」ないし「８層」）で「約６ ０％〜６７．５％」であることが示されている。 そして，図５，【００１６】及び【００２４】の記載（上記A及びB） から，図５の「８層」の配線密度を「約３０％」とした場合には下層全 43 体の配線密度が「約６０％」（計算式（８０＋５０＋８０＋３０）÷４） になり，「８層」の配線密度を「約６０％」とした場合には下層全体の 配線密度が「約６７．５％」（計算式（８０＋５０＋８０＋６０）÷４） になること，図５に示す上層全体の配線密度が「約６０％」の場合，下 層全体の配線密度が「約６０％〜６７．５％」であるときは，「上層全 体の配線密度と下層全体の配線密度とを略等しくしているので，熱膨張 係数も略等しくなる」ため，「基板８に反りが発生するのを抑制するこ とができる」ことを理解できる。 さらに，これらの記載事項から，図５の「８層」の配線密度を「約３ ０％〜６０％」の範囲で調整すると，上層全体の配線密度の平均値（約 ６０％）と下層全体の配線密度の平均値（約６０〜６７．５％）の差が 「約０％〜７．５％」の範囲で調整され，両者の配線密度が略等しくな り，熱膨張係数も略等しくなるため，基板８に反りが発生するのを抑制 することができるものと理解できる。 そうすると，原出願当初明細書には，「本発明」の「第１の実施の形 態」として，配線層の上層全体の配線密度の平均値（「第１の平均値」 に相当）と下層全体の配線密度の平均値（「第２の平均値」に相当）と の差を「７．５％以下」とすることが記載されていることが認められる から，本件特許発明１，１４及び２１の「第１の値が７．５％以下」は， 原出願当初明細書に記載された事項の範囲内の事項であるものと認めら れる。 したがって，これと同旨の本件審決の判断に誤りはない。 (イ) これに対し原告は，原出願当初明細書には，基板の反りが発生する のを抑えることができるための上層全体の配線密度と下層全体の配線密 度との差が何％かについての記載はなく，また，【００１６】の「なお， 第８層の配線密度は，約３０〜６０％の範囲で調整することで，上層全 44 体の配線密度と略等しくなるようにすればよい。」との記載は，第８層 の配線密度を約３０〜６０％の範囲で調整することを可能とすることで， 上層全体の配線密度を６７．５％とした場合（例えば，第３層の配線密 度を８０％とした場合）であっても，第８層の配線密度を６０％とする と，下層全体の配線密度も６７．５％となり，上層全体の配線密度と略 等しくすることで，反りを防止していることを意味するものであり，上 層全体の配線密度と下層全体の配線密度とに差を設けて，「第１の値が ７．５％以下」とすることについての記載はないから，本件特許発明１， １４及び２１の「第１の値が７．５％以下」は，原出願当初明細書に記 載されていない旨主張する。 しかしながら，前記(ア)認定のとおり，図５，【００１６】及び【０ ０２４】から，図５に示す上層全体の配線密度が「約６０％」の場合， 下層全体の配線密度が「約６０％〜６７．５％」であるときは，「上層 全体の配線密度と下層全体の配線密度とを略等しくしているので，熱膨 張係数も略等しくなる」ため，「基板８に反りが発生するのを抑制する ことができる」ことを理解できるから，原出願当初明細書には，上層全 体の配線密度と下層全体の配線密度とに差を設けて，「第１の値が７． ５％以下」とすることについての記載はあるものと認められる。 したがって，原告の上記主張は採用することができない。 イ 「前記第１の平均値と前記第２の平均値はともに６０％以上」について (ア) 前記ア(ア)認定のとおり，原出願当初明細書の図５には，「第１の 実施の形態」に係る８層構造の配線層について，上層全体（「１層」な いし「４層」）の配線密度が「約６０％」であること，下層全体（「５ 層」ないし「８層」）の配線密度が「約６０％〜６７．５％」であるこ とが示されており，上層全体の配線密度は「第１の平均値」に，下層全 体の配線密度は「第２の平均値」に相当するから，図５には，「前記第 45 １の平均値と前記第２の平均値はともに６０％以上」の構成が「第１の 実施の形態」として記載されていることを理解できる。 加えて，原出願当初明細書には，「以下に添付図面を参照して，本発 明の実施の形態にかかる半導体装置を詳細に説明する。なお，これらの 実施の形態により本発明が限定されるものではない。」（【０００８】） との記載があること，「本発明」は，平面視において長方形形状の基板 を用いる場合に，基板の反りを抑えることができる半導体装置を提供す ることを目的とし（【０００５】），上層全体の配線密度と下層全体の 配線密度とが略等しくなることで，基板の上層全体に占める絶縁膜（合 成樹脂）と配線部分（銅）との比率が，基板の下層全体に占める合成樹 脂と銅との比率と略等しくなり，上層と下層とで熱膨張係数も略等しく なるため，基板に反りが発生するのを抑制するという効果を奏すること （【００１４】，【００１５】，【００２３】，【００２４】，図５） の開示があること（前記ア(ア)）からすると，原出願当初明細書には， 配線層の上層全体の配線密度と下層全体の配線密度とが略等しくなるこ とで，基板に反りが発生するのを抑制するという効果を奏するものであ れば，図５に示した第１の実施の形態以外の「前記第１の平均値と前記 第２の平均値はともに６０％以上」の構成のものも，「本発明」の実施 の形態に含まれることの開示があるものと認められる。 そうすると，本件特許発明１，１４及び２１の「前記第１の平均値と 前記第２の平均値はともに６０％以上」は，原出願当初明細書に記載さ れた事項の範囲内の事項であるものと認められる。 したがって，これと同旨の本件審決の判断に誤りはない。 (イ) これに対し原告は，「前記第１の平均値と前記第２の平均値はとも に６０％以上」は，最高値の制限がないから，「６０％〜１００％」を 示すものであるが，原出願当初明細書には，配線密度の平均値が「６７． 46 ５％以上」である構成についての記載はなく，また，仮にすべての配線 層の配線密度を１００％とした場合は，全面が導通面となっていること から，信号層あるいは配線層に配線を施すことができないこととなるか ら，本件特許発明１，１４及び２１の「前記第１の平均値と前記第２の 平均値はともに６０％以上」は，原出願当初明細書に記載されていない 旨主張する。 しかしながら，前記(ア)認定のとおり，原出願当初明細書には，配線 層の上層全体の配線密度と下層全体の配線密度とが略等しくなることで， 基板に反りが発生するのを抑制するという効果を奏するものであれば， 図５に示した第１の実施の形態（「第１の平均値」が「約６０％」，第 ２の平均値」が「約６０％〜６７．５％」）以外の「前記第１の平均値 と前記第２の平均値はともに６０％以上」の構成のものも，「本発明」 の実施の形態に含まれることの開示があるものと認められる。 また，本件特許発明１，１４及び２１の「半導体装置」が機能するた めには，「第１の主面に設けられる第１の配線層」と「第１の主面とは 反対側を向いた第２の主面に設けられた第２の配線層」のうち，少なく ともいずれかの配線層においては，搭載された不揮発性半導体メモリに 対する信号の送受信のための配線パターンが形成されていることを要す るから，すべての配線層の配線密度が１００％である構成のもの（「前 記第１の平均値と前記第２の平均値はともに１００％」）は，「前記第 １の平均値と前記第２の平均値はともに６０％以上」の構成から除外さ れているものと理解できる。 したがって，原告の上記主張は採用することができない。 ウ 「配線密度が８０％以上」について (ア) 原出願当初明細書の図５には，「第１の実施の形態」に係る８層構 造の配線層の配線密度について，「２層」（「プレーン層（ＧＮＤ）」）， 47 「５層」（「プレーン層（電源）」）及び「７層」（「プレーン層（Ｇ ＮＤ）」）がいずれも「約８０％」であることが示されている。 また，原出願当初明細書の【００３０】には，「第２の実施の形態」 に係る９層構造の配線層の配線密度について，「本実施の形態では，基 板８の第８層の外側に，９層目の層として最外層を設けている。そして， 最外層の全域を銅箔で覆ってシールド層としている。このように，最外 層の全域を銅箔で覆うことで，半導体装置からのノイズの漏れをより確 実に防ぐことができる。なお，９層目よりも内側の層の全域を銅箔で覆 ってシールド層としてもよい。」との記載があり，上記記載は，図１１ に示す９層構造の最外層の「９層目」よりも「内側の層」について，そ の全域を銅箔で覆って（配線密度１００％）の「シールド層」としても よいことを開示するものである。 加えて，原出願当初明細書の【０００８】の記載のほか，原出願当初 明細書には，「本発明」は，平面視において長方形形状の基板を用いる 場合に，基板の反りを抑えることができる半導体装置を提供することを 目的とし（【０００５】），上層全体の配線密度と下層全体の配線密度 とが略等しくなることで，基板の上層全体に占める絶縁膜（合成樹脂） と配線部分（銅）との比率が，基板の下層全体に占める合成樹脂と銅と の比率と略等しくなり，上層と下層とで熱膨張係数も略等しくなるため， 基板に反りが発生するのを抑制するという効果を奏すること（【００１ ４】，【００１５】，【００２３】，【００２４】，図５）の開示があ ること（前記ア(ア)）からすると，原出願当初明細書には，配線層の上 層全体の配線密度と下層全体の配線密度とが略等しくなることで，基板 に反りが発生するのを抑制するという効果を奏するものであれば，図５ に示した第１の実施の形態以外の「配線密度が８０％以上」の構成のも のも，「本発明」の実施の形態に含まれることの開示があるものと認め 48 られる。 そうすると，本件特許発明１，２，５，６，１７，２１及び２５の「配 線密度が８０％以上」は，原出願当初明細書に記載された事項の範囲内 の事項であるものと認められる。 (イ) これに対し原告は，原出願当初明細書の図５には，配線層について， ８０％の配線密度の記載はあるが（２層，５層及び７層），「８０％以 上」の配線密度の記載はないし，また，【００３０】及び図１１には， 半導体装置からのノイズの漏れを防止するために最外層にシールド層を 設けていることの記載があるが，このシールド層は，配線層とは異なる ものであるから，本件特許発明１，２，５，６，１７，２１及び２５の 「配線密度が８０％以上」は，原出願当初明細書に記載されていない旨 主張する。 しかしながら，前記(ア)認定のとおり，原出願当初明細書には，配線 層の上層全体の配線密度と下層全体の配線密度とが略等しくなることで， 基板に反りが発生するのを抑制するという効果を奏するものであれば， 図５に示した第１の実施の形態（「２層」，「５層」及び「７層」が「約 ８０％」）以外の「配線密度が８０％以上」の構成のものも，「本発明」 の実施の形態に含まれることの開示があるものと認められる。 また，前記(ア)認定のとおり，原出願当初明細書の【００３０】には， 図１１に示す９層構造の最外層の「９層目」よりも「内側の層」につい てその全域を銅箔で覆って（配線密度１００％）の「シールド層」とし てもよいことの開示がある。 したがって，原告の上記主張は採用することができない。 エ まとめ 以上のとおり，本件特許発明１，１４及び２１の「第１の値が７．５％ 以下」及び「前記第１の平均値と前記第２の平均値はともに６０％以上」 49 並びに本件特許発明１，２，５，６，１７，２１及び２５の「配線密度が ８０％以上」は，いずれも原出願当初明細書に記載されているから，本件 出願は，適法な分割出願であって，本件出願の出願日は，原出願日に遡及 するものと認められる。 これと異なる原告の前記主張は理由がない。 ? 小括 以上によれば，本件出願が分割出願の要件を満たしていない不適法な分割 出願であることを前提に，本件特許発明１ないし３１は，本件出願前に頒布 された刊行物である原出願の公開特許公報（甲６５）に記載された発明と同 一の発明であるから，新規性を欠如する旨の原告主張の取消事由２は，その 前提を欠くものであり，理由がない。 ３ 取消事由３（サポート要件の判断の誤り）について
原告は，本件特許発明１ないし３１の配線密度に関わる数値（「第１の値が ７．５％以下」，「前記第１の平均値と前記第２の平均値はともに６０％以上」 及び「配線密度が８０％以上」）は，本件明細書に記載されていないから，本 件審決が，上記数値は原出願当初明細書と同様に本件明細書にも記載されてい るとして，本件特許発明１ないし３１はサポート要件に適合する旨判断したの は誤りである旨主張する。 しかしながら，前記２で説示したとおり，本件特許発明１ないし３１の配線 密度に関わる上記数値は，いずれも原出願当初明細書に記載された事項の範囲 内の事項であり，また，本件明細書においても，原出願当初明細書と同内容の 記載があること（前記１）が認められるから，本件特許発明１ないし３１は， サポート要件に適合するものと認められる。 したがって，これと同旨の本件審決の判断に誤りはなく，原告主張の取消事 由３は理由がない。 ４ 取消事由４（新規性・進歩性に関する判断遺脱）について 50 (1) 本件無効審判の経過について 前記第２の１の事実と証拠（甲１ないし２９，４４，４５，５２，５４， ５７ないし６１（枝番号を含む。））及び弁論の全趣旨によれば，以下の事 実が認められる。 ア 原告は，平成２８年１０月２０日，本件特許について本件無効審判を請 求し，証拠として，甲１ないし１０（枝番号を含む。）を提出した。原告 が提出した同月１９日付け審判請求書（甲４４）の「請求の理由」には， 以下の記載がある。 「２ 無効審判請求の根拠 （４）無効理由４（甲第１号証を理由とする新規性・進歩性の欠如） 本件特許の請求項１〜３１に係る発明は，甲第１号証に記載された発 明と同一であって特許法第２９条第１項第３号の規定により特許を受け ることができないものであるか，甲第１号証に記載された発明に基づい て出願前に当業者が容易に発明をすることができたものであって特許法 第２９条第２項の規定により特許を受けることができないものであるか ら，その特許は同法第１２３条第１項第２号に該当し，無効とすべきで ある。」（３頁５行，３頁２４行〜４頁３行） 「４ 引用発明の説明 （１）甲１発明 甲１発明は，トランセンド・インフォメーション・インコーポレイテ ッド社製のソリッドステートドライブ（以下，「ＳＳＤ」と言う。）製 品名「ＴＳＸＸＧＳＳＤ２５Ｓ−Ｍ」におけるプリントサーキットボー ド（以下「ＰＣＢ」という。）２９−７９７０である。製品名中「ＸＸ」 には，１６／３２／６４／１２８／２５６／５１２が入り，それぞれ１ ６ＧＢ／３２ＧＢ／６４ＧＢ／１２８ＧＢ／２５６ＧＢ／５１２ＧＢの 記憶容量を意味する。 51 ＴＳＸＸＧＳＳＤ２５Ｓ−Ｍの外観は，およそ横１００ｍｍ，縦７０ ｍｍ，厚さ７ｍｍの筐体に備えられ，筐体表面には，「Ｔｒａｎｓｃｅ ｎｄ」と印字されている（写真１（Ａ））。 製品系列としてのＴＳＸＸＧＳＳＤ２５Ｓ−Ｍは２００７年にリリー スを開始したが，同製品にＰＣＢ２９−７９７０が使われ始めたのは２ ０１０年７月からである。 ＴＳ１２８ＧＳＳＤ２５Ｓ−Ｍは，トランセンド社の２０１０年製品 カタログ（甲１−３）の２１頁に掲載されている。ＴＳ２５６ＧＳＳＤ ２５Ｓ−Ｍは，価格．ｃｏｍに発売日を２０１０年７月２１日として掲 載されている（甲１−４）。ＴＳ５１２ＧＳＳＤ２５Ｓ−Ｍは，Ａｍａ ｚｏｎ．ｃｏ．ｊｐに２０１０年１２月１０日から取扱いを開始した旨 掲載されており（甲１−５），価格．ｃｏｍ（甲１−６）及びＮｅｗｓ ２Ｕ（甲１−７）に，新製品ニュースとして２０１０年９月１０日に掲 載されている。したがって，甲１発明（ＰＣＢ２９−７９７０）は，本 件特許の原出願日より前に，一般に発売されていたものである。 なお，甲１発明は，被請求人が請求人に対して提起した判定請求（判 定２０１６−６００００９）におけるイ号製品（ＴＳ５１２ＧＳＳＤ３ ７０において使用されている２９−５０００ Ｖ１．１ ＶＩＣ ３Ｃ）の 旧型製品である。 ＰＣＢ２９−７９７０は，その両面にそれぞれ８個ずつ合計１６個の 不揮発性メモリが搭載されており，略長方形形状であることが分かる（写 真１（Ｂ）（Ｃ））。 写真１（Ｂ）に示される面がＴＯＰ面で，写真１（Ｃ）に示される面 が，ＢＯＴＴＯＭ面である。 ＴＯＰ面には基板種類（２９−７９７０）が銅箔パターンにより表示 されており，また，バージョン番号（ＶＥＲ１．０）が印刷されている 52 （写真１（Ｅ））。 ＰＣＢ２９−７９７０の製造日付は，ＢＯＴＴＯＭ面に「１０３４」 と印刷されており，その意味は２０１０年３４週（すなわち８月）に製 造された物である。… 甲第１号証−１は，ＰＣＢ２９−７９７０の配線密度を解析した「製 品解析報告書」である。 製品解析報告書（甲１−１）Ｆｉｇ．２ 基板Ｘ−Ｒａｙから，ＰＣＢ ２９−７９７０は６層から成ることがわかり，中心部が絶縁層であるこ とが分かる。また，各層の配線密度を表１に示す。ＴＯＰ面（写真１（Ｂ）） に位置する層がＴＯＰ層であり，ＢＯＴＴＯＭ面（写真１（Ｃ））に位置 する層がＢＯＴ層である。 外層 内層 外層 配線密 TOP L2 L3 L4 L5 BOT 甲１ 度(%) 68.5 90.8 70.3 79.8 86.1 68.7 表１ ＰＣＢ２９−７９７０の配線密度 解析作業を行った者は，被請求人が提起した判定２０１６−６０００ ０９において解析作業を行った株式会社エルテックであり，配線密度の 測定方法も該判定と同様である（甲１−２）」 。（１９頁２３行〜２２頁３ 行） 「８ 無効理由４（新規性・進歩性の欠如） 甲第１号証（トランセンド社製「ＴＳＸＸＧＳＳＤ２５Ｓ−Ｍ」にお けるＰＣＢ２９−７９７０）で示される先行実施された甲１発明を主引 例として，本件発明の新規性・進歩性の欠如について，以下に説明する。」 （３０頁２７行〜３１頁３行） イ 東芝は，平成２９年１月６日付け答弁書（甲４５）をもって，「甲第１ 号証−１ないし甲第１号証−７」によっても，ＰＣＢ２９−７９７０を備 53 えるＳＳＤの販売時期が平成２２年（２０１０年）７月からであることは 立証されないから，甲１発明が本件特許の原出願日より前に公然知られた 発明であることは立証されていない旨（１９頁から３２頁）を主張した。 ウ 特許庁は，平成２９年６月９日付けの審理事項通知書（甲５２）をもっ て，請求人（原告）に対し，同年９月７日の口頭審理の審理事項を通知し た。同審理事項通知書には，以下の記載がある。 「１．請求人は，特に以下の点について，口頭審理陳述要領書を作成し， 提出してください。 （１）甲第１号証のＰＣＢ２９−７９７０（甲１発明）について 請求人は，「ＰＣＢ２９−７９７０」は「ＴＳＸＸＧＳＳＤ２５Ｓ−Ｍ」 という製品名のＳＳＤにおけるＰＣＢであると主張していますが，審判請 求書及び各甲号証を参照しても，２０１０年７月の「ＴＳＸＸＧＳＳＤ２ ５Ｓ−Ｍ」に「ＰＣＢ２９−７９７０」が使用されていた具体的な証拠が ありません。つまり，審判請求書および甲第１号証には，「ＴＳＸＸＧＳ ＳＤ２５Ｓ−Ｍ」自体がいつ販売されたか（審判請求書第２０頁，甲第１ 号証−３ないし７），「ＰＣＢ２９−７９７０」自体の内部構造解析（審 判請求書第３１頁ないし第５７頁，甲第１号証−１ないし２）についての 証拠及び主張しか見当たらず，当時の「ＴＳＸＸＧＳＳＤ２５Ｓ−Ｍ」内 に甲第１号証−１および甲第１号証―２で解析した「ＰＣＢ２９−７９７ ０」が組み込まれていた事実（両者を結び付ける具体的な事実）を証明す るものは何もありません。この点について，意見があれば主張してくださ い。」（１頁〜２頁） エ 原告は，平成２９年８月２５日，同月２４日付け口頭審理陳述要領書（甲 ５４）を提出し，証拠として，甲１１ないし２７（枝番号を含む。）を提 出した。
同口頭審理陳述要領書には，@原告は，ＰＣＢ２９−７９７０（甲１発 54 明）が搭載されたＴＳＸＸＧＳＳＤ２５Ｓ−Ｍが本件特許の原出願日（２ ０１１年３月１６日）より前に一般市場において発売されていたことを， 甲１１及び１６ないし１８（枝番号を含む。）により立証する，A甲１１ は，シリアルナンバー「４１１３０３−０００９」が付された「ＴＳ２５ ６ＧＳＳＤ２５Ｓ−Ｍ」（以下「甲１１製品」という。）及び甲１１製品 に関連する書類に関する事実実験公正証書であり，甲１１製品にはＰＣＢ ２９−７９７０（甲１発明）が用いられており（甲１１の写真３４），同 製品は，２０１１年（平成２３年）年３月１１日に，航空貨物便で，ロシ アの「３Ｒ Ｍｅｍｏｒｙ」へ出荷され（甲１１の別紙３），同月１２日 にロシアに到着していたと推認できるから，甲１１製品に搭載されたＰＣ Ｂ２９−７９７０（甲１発明）は，本件特許の原出願日より前に，不特定 多数により当該発明の内容を知り得る状況となったものであり，同発明は
上記原出願日前に公然実施された発明に該当する，B甲１６は，コントロ ーラとして，ＪＭＦ６１２を使用したＴＳ２５６ＧＳＳＤ２５Ｓ−ＭとＪ ＭＦ６１６を使用したＴＳ２５６ＧＳＳＤ２５Ｓ−Ｍとを比較した２０１ １年（平成２３年）３月１４日付けのインターネット上の記事であり，Ｊ ＭＦ６１２を使用したＴＳ２５６ＧＳＳＤ２５Ｓ−Ｍ（以下「甲１７製品」 という。）のシリアルナンバーは「３４７８１１−０００５」，ＪＭＦ６ １６を使用したＴＳ２５６ＧＳＳＤ２５Ｓ−Ｍ（以下「甲１８製品」とい う。）のシリアルナンバーは「３９７０６９−０００６」であり，いずれ もＰＣＢ２９−７９７０が使用され（甲１６の５頁ないし７頁の拡大写真）， 甲１７製品は２０１０年（平成２２年）８月４日に，甲１８製品は２０１ １年（平成２３年）１月６日に，いずれもオランダの「Ｔｒａｎｓｃｅｎ ｄ ＩｎｆｏｒｍａｔｉｏｎＥｕｒｏｐｅ Ｂ．Ｖ．」（以下「トラン センド・ヨーロッパ」という。）へ出荷されたものである（甲１７，１８） 旨の記載がある。 55 オ 旧東芝メモリは，平成２９年９月５日付け上申書（甲５７）を提出した。
同上申書には，@審理事項通知書（甲５２）に記載されているように， 請求人（原告）が立証しなければならない事実は，２０１０年（平成２２ 年）７月当時の「ＴＳＸＸＧＳＳＤ２５Ｓ−Ｍ」と「甲１−１及び１―２」 で解析した「ＰＣＢ２９−７９７０」を結び付ける具体的な事実でなけれ ばならないところ，請求人が新たに提出した証拠（甲１１〜１９）は，い ずれも「甲１−１及び１―２」で解析した「ＰＣＢ２９−７９７０」を対 象としたものではないから，請求人は，これらの証拠を間接証拠として用 い，２０１０年７月当時の「ＴＳＸＸＧＳＳＤ２５Ｓ−Ｍ」と「甲１−１ 及び１―２」で解析した「ＰＣＢ２９−７９７０」とを結び付ける具体的 な事実を間接的に立証しようとしているものと推測される（なお，請求人 が，甲１１及び１６ないし１８のＳＳＤが公然実施品であることを主張・ 立証する場合には，当該主張は，請求理由の要旨変更に該当するから，認 められるべきではない。），Aしかし，甲１１製品を載せたとされる飛行 機がロシアのシェレメチェボ国際空港に到着したのは，２０１１年（平成 ２３年）３月１３日１２時２９分であり（甲４０・審判乙１０），輸入貨 物は，保税倉庫に保管され，通関手続を経てから目的地に発送されるため， 目的地に到着するまでに相応の時間がかかり，とりわけロシアではかなり の時間がかかること（甲４１・審判乙１１）からすると，甲１１製品が本 件特許の原出願日より前に「３Ｒ Ｍｅｍｏｒｙ」のもとに到着し，当該 発明（甲１発明）の内容を知り得る状態となっていたかどうかは不明であ る，B甲１６の５頁の拡大写真を見ても，シリアルナンバーを一義的に読 み取ることはできないから，甲１６の記事に掲載されている製品が甲１７ 製品及び甲１８製品であるとは認められない旨の記載がある。 カ 特許庁は，平成２９年９月７日，第１回口頭審理を行い，甲１ないし２ ７（枝番号を含む。）の取調べを行った（甲５８）。 56
同口頭審理において，請求人（原告）は，@甲１１製品がロシアの通関 を通った日や，発注先である「３Ｒ Ｍｅｍｏｒｙ」が同製品を受領した 日は不明である，A甲１６の６頁及び７頁の拡大写真に写っている基板は， 素子やパターン配置が同じであることから，ＰＣＢ２９−７９７０である と強く推認される，B甲１６の記事は，甲１７及び１８で示されるＳＳＤ （甲１７製品及び甲１８製品）をテストしたものであり，テスト後に当該 ＳＳＤを返品したものと推認される旨を主張した。 これに対し，被請求人（旧東芝メモリ）は，甲１６の５頁（ＳＳＤの筐 体の写真）と６頁ないし７頁（ＰＣＢの一部の写真）から，６頁及び７頁 に写っているＰＣＢが５頁のＳＳＤのものであるか分からず，当該ＰＣＢ がＰＣＢ２９−７９７０であるかどうかも分からない旨を主張した。 審判長は，被請求人から同月５日に送付された上申書（甲５７）は，口 頭審理までに十分検討する時間がないので受領しない旨を述べた上，請求 人及び被請求人に対し，別途上申書の提出を認める旨を述べた。 キ 被請求人（旧東芝メモリ）は，平成２９年９月１４日，同月１３日付け 上申書（甲５９）を提出した。
同上申書には，同月５日付け上申書（甲５７）と同様の内容のほか，仮 に甲１６の５頁の拡大写真の製品が測定のために貸し出されたのであれば， 測定以外の目的に使用しない旨の契約が締結されることが通常であるから， これにより同製品に使用されているＰＣＢの構造が秘密状態を脱したこと にはならない旨の記載がある。 ク 原告は，平成２９年１０月２日，同年９月２９日付け上申書（甲６０） を提出し，証拠として，甲１２ないし１５の各４，甲２８及び２９の１な いし４を提出した。
同上申書には，@甲１１製品について，被請求人が，目的地に到着する までにかなりの時間がかかる根拠とする証拠（甲４１・審判乙１１）は， 57 一個人の個人的な経験の記録であり，請求人は，普通の郵便サービスを利 用せず，専門の航空貨物取扱業者しか利用しないから，上記証拠は被請求 人の主張の根拠とならない，A甲１７製品及び甲１８製品は，販売目的で 輸出された商品群の一部であり，トランセンド・ヨーロッパに販売された ものであるから，出荷先に到着した時点で秘密状態を脱したことになる， B甲１６の記事の筆者が，甲１７製品及び甲１８製品を入手した経緯につ いては，トランセンド・ヨーロッパ等から貸し出された記録が見つからな いこと，原告が記事の掲載元に対して行った照会に反応がないことから， 甲１６の記事の筆者が店頭で購入して解析後に返品したか，現地の販売店 から貸出しを受けて解析後に返品したかであると推認される，C原告が更 に調査したところ，ＰＣＢ２９−７９７０の搭載されたＴＳ２５６ＧＳＳ Ｄ２５Ｓ−Ｍがトランセンド・ヨーロッパにより貸し出された記録及び２ ０１０年（平成２２年）１１月２６日付けのＴＳ３２ＧＳＳＤ２５Ｓ−Ｍ 及びＴＳ２５６ＧＳＳＤ２５Ｓ−Ｍのインターネット上の解析記事（甲２ ８）が見つかった，上記解析記事には，「トランセンド社」からレビュー 用にこれらの製品の提供を受けた旨が記載されている，甲２８の４頁の写 真から，ＴＳ２５６ＧＳＳＤ２５Ｓ−Ｍのシリアルナンバーが「３５８４ ６２−０００３」であることが分かる，上記シリアルナンバーのＴＳ２５ ６ＧＳＳＤ２５Ｓ−Ｍ（以下「甲２８製品」という。）は，同年８月２０ 日に原告からトランセンド・ヨーロッパに販売され，同年９月８日にトラ ンセンド・ヨーロッパから「ＭＭ＿ＭｙＣＥ＿ＮＬ」へ貸し出されたもの であり（甲２９の２，３），トランセンド・ヨーロッパに到着した時点で 秘密状態を脱したことになる旨が記載されている。 ケ 被請求人（旧東芝メモリ）は，平成２９年１０月１０日，同月６日付け 上申書（甲６１）を提出した。同上申書には，請求人代理人は，同年９月 ７日の口頭審理において，合議体から，「上申書において新たな証拠の提 58 出はないか」との確認を受けた際に，「ない」と回答したにもかかわらず， 請求人の同月２９日付け上申書には新たな証拠が添付され，当該証拠に基 づいて従前の主張の補強及び新たな主張がされており，これは，合議体の 審判指揮に明確に反している旨の記載がある。 コ 特許庁は，平成２９年１１月２７日，「本件審判の請求は，成り立たな い。」との本件審決をした。 本件審決は，「ＰＣＢ２９−７９７０」に係る発明を主引用例とする新 規性欠如及び進歩性欠如の無効理由について，次のような判断をした。@ 甲１の１，２の製品解析報告書には，ＰＣＢ基板の表面，裏面，各内層及 び配線密度を算出するための画像がそれぞれ写真掲載されているだけで， 当該ＰＣＢ基板がどのような製品に組み込まれていたかは記載がなく不明 であり，甲１の３ないし７は，製品ＴＳＸＸＧＳＳＤ２５Ｓ−Ｍ（ＸＸに は，製品の記憶容量ＧＢを示す数値が入る。）が本件特許の原出願日であ る２０１１年（平成２３年）３月１６日よりも前に一般に発売されていた ことを示したものであるが，当該製品に使用されたＰＣＢ基板を示すもの ではない，A請求人（原告）は，平成２９年８月２４日付け口頭審理陳述 要領書（甲５４），同年９月２９日付け上申書（甲６０）において，新た な証拠（甲１１ないし甲２９の４。特に，甲１１の製品，甲１６の製品。） を提示し，「ＰＣＢ２９−７９７０が搭載されたＴＳＸＸＧＳＳＤ２５Ｓ −Ｍが，本件特許の原出願日より前に一般市場において発売されていたこ とを立証」する主張をするが，仮にそれが立証できたとしても，本件特許 の原出願日前の「製品ＴＳＸＸＧＳＳＤ２５Ｓ−Ｍ全てに，必ずＰＣＢ２ ９−７９７０が使用されていた」事実はないから，ＰＣＢ２９−７９７０ が搭載されたＴＳＸＸＧＳＳＤ２５Ｓ−Ｍをいくつか示しただけで，甲１ の１，２で解析された「ＰＣＢ２９−７９７０」が本件特許の原出願日前 の製品に搭載されていたとは立証できず，甲１の１，２で解析されたＰＣ 59 Ｂ２９−７９７０を搭載された製品がどれであるかも不明のままである， B甲１の１の基板のＢｏｔｔｏｍ面に「１０３４」と印刷されていること から，２０１０年（平成２２年）３４週（８月）に製造されたとの請求人 （原告）の主張を認めたとしても，それが製品（ＳＳＤ）に搭載されて本 件特許の原出願日より前に販売されていたとする証拠はない，C平成２９ 年９月７日に証拠調べを行った甲１１について予備的に検討をすると，甲 １１製品は，ＰＣＢ２９−７９７０を備えたＴＳ２５６ＧＳＳＤ２５Ｓ− Ｍであって，２０１１年（平成２３年）３月１３日にロシアのシェレメチ ェボ国際空港に到着したものと認められるが，甲１１製品が，ロシアの通 関を通った日，３ＲＭｅｍｏｏｒｙに届いた日は不明であり，また，ロシ アにおいて，商品が空港に到着してから，通関を経た後に届け先に到着す るのが，通常１〜２日間で行われる立証もないので，甲１１製品は，本件 特許の原出願日前に公然実施されていたものとは認められないとして，甲 １の１，２のＰＣＢ基板が本件特許の原出願日よりも前に公然実施されて いたことは認められないから，「ＰＣＢ２９−７９７０」に係る発明を主 引用例とする本件特許発明１ないし３１の新規性欠如及び進歩性欠如の無 効理由は採用することができない。 ? 判断遺脱の有無について ア 前記(1)の認定事実によれば，原告が提出した平成２８年１０月１９日付 け審判請求書（甲４４）には，「無効審判請求の根拠」の「(4) 無効理由 ４」として，本件特許発明１ないし３１は甲１に記載された発明と同一で あって特許法２９条１項３号により特許を受けることができないものであ るか，同発明に基づいて当業者が容易に発明をすることができたものであ って同条２項により特許を受けることができない旨の記載がある一方で， 「８ 無効理由４」として，甲１で示される「先行実施された甲１発明」 を主引用例とする本件特許発明１ないし３１の「新規性・進歩性の欠如」 60 を主張する旨の記載があること（前記(1)ア），その後に原告が提出した平 成２９年８月２４日付け口頭審理陳述要領書（甲５４）において，「ＰＣ Ｂ２９−７９７０（甲１発明）」は本件特許の原出願日前に公然実施され た発明に該当する旨の記載があること（前記?エ）に鑑みると，原告が上 記審判請求書において主張した「無効理由４」は，公然実施発明（特許法 ２９条１項２号）を主引用例とする本件特許発明１ないし３１の新規性の 欠如又は進歩性の欠如を主張したものと認められる。 そして，上記審判請求書には，「引用発明の説明」（前記(1)ア）として， @「甲１発明」は，原告が製造した製品名「ＴＳＸＸＧＳＳＤ２５Ｓ−Ｍ」 （「ＸＸ」には，１６／３２／６４／１２８／２５６／５１２が入り，そ れぞれ１６ＧＢ／３２ＧＢ／６４ＧＢ／１２８ＧＢ／２５６ＧＢ／５１２ ＧＢの記憶容量を意味する。）のＳＳＤに搭載された型番「２９−７９７ ０」のＰＣＢ基板である，AＴＳＸＸＧＳＳＤ２５Ｓ−Ｍ製品に「ＰＣＢ ２９−７９７０」が使われ始めたのは２０１０年（平成２２年）７月から である，BＴＳ１２８ＧＳＳＤ２５Ｓ−Ｍ，ＴＳ２５６ＧＳＳＤ２５Ｓ− Ｍ，ＴＳ５１２ＧＳＳＤ２５Ｓ−Ｍは，２０１０年製品カタログ（甲１の ３），価格．ｃｏｍ（甲１の４，１の６），Ａｍａｚｏｎ．ｃｏ．ｊｐ（甲 １の５），Ｎｅｗｓ２Ｕ（甲１の７）に掲載されていることからすると， 甲１発明（ＰＣＢ２９−７９７０）は本件特許の原出願日前に一般に発売 されていたものである，CＰＣＢ２９−７９７０の製造日付は，ＢＯＴＴ ＯＭ面に「１０３４」と印刷されており，その意味は２０１０年３４週（す なわち８月）に製造された物であり，バージョン番号は「ＶＥＲ１．０」 である，D甲１の１は，ＰＣＢ２９−７９７０の配線密度を解析した「製 品解析報告書」であり，解析作業を行った者は，被請求人が提起した判定 ２０１６−６００００９において解析作業を行った株式会社エルテックで あり，配線密度の測定方法も該判定と同様である（甲１の２）旨の記載が 61 ある。上記審判請求書で引用した「甲１の１」ないし「甲１の７」は，上 記審判請求書とともに証拠として提出されたものである。 加えて，原告は，上記口頭審理陳述要領書とともに甲１１ないし２７（枝 番号を含む。）を証拠として提出し，さらに，平成２９年９月２９日付け 上申書（甲６０）とともに甲１２ないし１５の各４，甲２８及び２９の１ ないし４を証拠として提出した上で，甲１１製品，甲１７製品，甲１８製 品及び甲２８製品が本件特許の原出願日前に公然実施されていた旨を主張 したこと（前記?エ，ク）を総合すると，原告は，上記審判請求書におい て，「無効理由４」として，甲１の１（製品解析報告書）及び甲１の２（製 品解析報告書（配線密度算出手法））で解析されたＰＣＢ基板の構造と同 一仕様のＰＣＢ基板「ＰＣＢ２９−７９７０」を搭載した製品名「ＴＳＸ ＸＧＳＳＤ２５Ｓ−Ｍ」のＳＳＤが本件特許の原出願日前に販売されたこ とにより実施された「ＰＣＢ２９−７９７０」に係る発明が公然実施発明 に当たり，かかる公然実施発明を主引用例とする本件特許発明１ないし３ １の新規性の欠如又は進歩性の欠如の無効理由を主張したものと認めるの が相当である。 これに反する被告の主張は採用することができない。 イ そこで，原告が主張した前記アの「無効理由４」に関し，本件審決に判 断の遺脱があるかどうかについて検討する。 前記?コ認定の本件審決の判示事項によれば，本件審決は，請求人（原 告）が審判請求書（甲４４）とともに提出した甲１の１ないし１の７，平 成２９年８月２４日付け口頭審理陳述要領書（甲５４）及び同年９月２９ 日付け上申書（甲６０）とともに提出した「新たな証拠（甲１１ないし甲 ２９の４。特に，甲１１の製品，甲１６の製品。）」によっても，ＰＣＢ ２９−７９７０が搭載されたＴＳＸＸＧＳＳＤ２５Ｓ−Ｍが，本件特許の 原出願日より前に一般市場において発売されていたことが立証されておら 62 ず，仮にそれが立証できたとしても，甲１の１，２で解析された「ＰＣＢ ２９−７９７０」がＴＳＸＸＧＳＳＤ２５Ｓ−Ｍに搭載されていたとは立 証できないとして，甲１の１，２のＰＣＢ基板が本件特許の原出願日前に 公然実施されていたことは認められないから，「ＰＣＢ２９−７９７０」 に係る発明を主引用例とする新規性欠如及び進歩性欠如の無効理由を採用 することができない旨判断し，さらに，甲１１について予備的に検討し， 甲１１製品は，本件特許の原出願日前に公然実施されていたものとは認め られない旨判断したものと認められる。 本件審決の上記判断は，原告が本件無効審判において提出した証拠（甲 １の１ないし１の７，甲１１ないし２９の４）によっても，甲１の１，２ で解析されたＰＣＢ基板の構造と同一の仕様の「ＰＣＢ２９−７９７０」 を搭載した製品名「ＴＳＸＸＧＳＳＤ２５Ｓ−Ｍ」のＳＳＤが本件特許の 原出願日前に一般市場において販売されたことが立証されていないため， 「ＰＣＢ２９−７９７０」に係る発明は公然実施発明に当たるものとは認 められず，「ＰＣＢ２９−７９７０」に係る発明を主引用例とする新規性 欠如及び進歩性欠如の無効理由は採用することができない旨を判断したも のといえるから，原告主張の「無効理由４」に関し，本件審決の判断に遺 脱はないものと認められる。 ウ さらに進んで，本件審決における原告主張の「無効理由４」の判断に誤 りがないかどうかについて検討する。 (ア) 甲１の３ないし１の７ 甲１の３ないし１の７は，本件審決が判断するように，「ＴＳＸＸＧ ＳＳＤ２５Ｓ−Ｍ」が本件特許の原出願日前に一般に発売されていたこ とを示したものであるが，当該製品に甲１の１，２で解析されたＰＣＢ 基板の構造と同一の仕様の「ＰＣＢ２９−７９７０」を搭載された事実 を示すものではない。 63 (イ) 甲１１ 証拠（甲１１，４０）によれば，原告からロシアの「３Ｒ Ｍｅｍｏ ｒｙ」社に販売された甲１１製品が，２０１１年（平成２３年）３月１ １日に原告から出荷され，同月１３日１２時５９分に，甲１１製品を載 せた飛行機がロシアのシェレメチェボ国際空港に到着したことが認めら れるものの，甲１１製品が「３Ｒ Ｍｅｍｏｒｙ」に到着した具体的な 日時を裏付ける客観的な証拠はない。 一方で，乙１の１及び２（日本貿易振興機構「【ロシア】通関制度の 一層の改善を求めて」 ２０１３年（平成２５年）７月発行）には，２ ０１２年（平成２４年）において，ロシアでビジネスを展開する日系企 業や外資系企業から，ロシアでは通関に時間がかかるなどの問題が指摘 されていたこと，同年におけるロシアの「輸入手続きにかかる期間」は 「９６時間」（４日）であること（表）の記載があることに照らすと， 甲１１製品を載せた飛行機がロシアの空港に到着した３日後である本件 特許の原出願日（平成２３年３月１６日）前に，甲１１製品が「３Ｒ Ｍ ｅｍｏｒｙ」に到着したものと認めることはできない。 (ウ) 甲１６ないし１８ 甲１７製品及び甲１８製品に関し，甲１６の１頁中央の写真（甲１６ の５頁の拡大写真と同じ。）に示されている２つの製品のシリアルナン バー（Ｓ／Ｎ）は，写真が不鮮明であるため正確に読み取ることができ ないから，甲１６に写真が掲載された「ＳＳＤ」が甲１７製品及び甲１ ８製品であると認めることはできない。 また，仮に上記写真に示されている２つの製品のシリアルナンバーが，
原告の主張するとおり甲１７製品及び甲１８製品の番号であるとしても， これらの製品は，原告の１００％子会社であるトランセンド・ヨーロッ パ（乙２の１ないし２の３）に出荷されたものであるところ（甲１７の 64 ２，３，１８の２，３），トランセンド・ヨーロッパは，親会社である
原告が製造した製品の基板を分解して，その内部構造を分析しないと判 明しない各層の配線密度等の情報について，原告に対して守秘義務を負 っているものと推認されるから，これらの製品がトランセンド・ヨーロ ッパに到達した時点では，これらの製品により実施された発明が公然実 施されたものと認めることはできない。 さらに，甲１７製品及び甲１８製品は，いずれも２０１１年（平成２ ３年）３月１５日に不良品として原告に返品されているところ（甲１７ の２，１８の２），一般の顧客が，店頭で購入した製品を自ら解析した 後に，不良品として製造元に返品することや，販売店が，一般の顧客に 対し，製品を解析する目的で当該製品を貸し出した後に，顧客から返却 された解析済みの製品を不良品として製造元に返品することは，社会通 念上考え難いことから，甲１６の記事の筆者は，解析記事を作成して新 商品を紹介するなどの目的で，トランセンド・ヨーロッパから甲１７製 品及び甲１８製品の貸出を受けたものと推認され，他の目的で当該製品 を分解等することが許されていたものとは認め難い。 したがって，甲１６の記事の筆者が甲１７製品及び甲１８製品を入手 したからといって，これらの製品が本件特許の原出願日（平成２３年３ 月１６日）前に一般市場において販売されていたものと認めることはで きず，これらの製品により実施された発明が公然実施されたものと認め ることはできない。 (エ) 甲２８及び２９の１ないし４ 甲２８製品は，２０１０年（平成２２年）８月２０日に原告からトラ ンセンド・ヨーロッパに販売され（甲２９の２），同年９月８日に同社 から甲２８の記事の筆者（ＭＭ＿ＭｙＣＥ＿ＮＬ）に広告宣伝活動用に 貸し出され（甲２９の３の２），同年１０月２６日付けで，上記筆者に 65 よる同製品の解析記事がインターネット上で公開され，２０１１年（平 成２３年）４月２１日に不良品として原告に返品されていること（甲２ ９の２）が認められる。 しかしながら，前記(ウ)と同様の理由により，甲２８製品がトランセ ンド・ヨーロッパに到着したこと及び同社から甲２８の記事の筆者に広 告宣伝活動用に貸し出されたことをもって，同製品により実施された発 明が本件特許の原出願日（平成２３年３月１６日）前に公然実施された ものと認めることはできない。 (オ) まとめ 以上のとおり，請求人（原告）が本件無効審判で提出した証拠から， 甲１の１，２で解析されたＰＣＢ基板の構造と同一の仕様の「ＰＣＢ２ ９−７９７０」を搭載した製品名「ＴＳＸＸＧＳＳＤ２５Ｓ−Ｍ」のＳ ＳＤが本件特許の原出願日前に一般市場において販売されたことを認め ることはできないから，「ＰＣＢ２９−７９７０」に係る発明は公然実 施発明に当たるものとは認められない。 したがって，「ＰＣＢ２９−７９７０」に係る発明を主引用例とする 新規性欠如及び進歩性欠如の無効理由は採用することができないとした 本件審決の判断は，結論において誤りはない。 (3) 原告の主張について
原告は，本件無効審判の審判請求書において，型番「２９−７９７０」の ＰＣＢ基板により実施された発明が公然実施発明に当たり，かかる公然実施 発明を主引用例とする本件特許発明１ないし３１の新規性の欠如又は進歩性 の欠如の無効理由を主張し，上記事実を推認させる証拠として，甲１の３な いし甲１の７，甲１１，甲１６ないし１８を提出したにもかかわらず，本件 審決は，甲１の１，２で解析された特定のＰＣＢ基板「ＰＣＢ２９−７９７ ０」が搭載されたＴＳＸＸＧＳＳＤ２５Ｓ−Ｍ製品の販売に係る発明の公然 66 実施発明該当性についてのみ判断し，原告が主張した上記公然実施発明を主 引用例とする新規性の欠如又は進歩性の欠如の無効理由については，何らの 判断を示さなかったから，本件審決には，判断の遺脱がある旨主張する。 しかしながら，前記?イのとおり，本件審決には，原告主張の無効理由に ついての判断の遺脱はなく，また，前記(2)ウのとおり，本件審決の判断は結 論において誤りはない。 したがって，原告の上記主張は理由がない。 ? 小括 以上によれば，原告主張の取消事由４は理由がない。 ５ 結論 以上のとおり，原告主張の取消事由はいずれも理由がなく，本件審決にこれ を取り消すべき違法は認められない。 したがって，原告の請求は棄却されるべきものである。 知的財産高等裁判所第４部 裁判長裁判官 大鷹一郎 裁判官 古河謙一 裁判官 山門優 67 （別紙１） 【図１】 【図２】 【図３】 68 【図４】 【図５】 69 【図７】 【図１１】 70 （別紙２） 【図１】 【図２】 【図３】 71 【図４】 【図５】 72 【図７】 【図９】 73 【図１１】 74
裁判所 知的財産高等裁判所
判決言渡日 2019/05/23
権利種別 特許権
訴訟類型 行政訴訟
事実及び理由
全容
すごい知財EXPO'22