ポートフォリオ機能
この判例には、下記の判例・審決が関連していると思われます。
| 審判番号（事件番号） | データベース | 権利 |
|---|---|---|
| 平成25行ケ10207審決取消請求事件 | 判例 | 特許 |
| 平成25行ケ10278審決取消請求事件 | 判例 | 特許 |
| 平成25行ケ10215審決取消請求事件 | 判例 | 特許 |
| 平成25行ケ10333審決取消請求事件 | 判例 | 特許 |
| 平成26行ケ10033審決取消請求事件 | 判例 | 特許 |
| 元本PDF |
裁判所収録の全文PDFを見る
 |
|---|
| 事件 |
平成
25年
(行ケ)
10104号
審決取消請求事件
|
|---|---|
| 裁判所のデータが存在しません。 | |
| 裁判所 | 知的財産高等裁判所 |
| 判決言渡日 | 2014/02/19 |
| 権利種別 | 特許権 |
| 訴訟類型 | 行政訴訟 |
| 判例全文 | |
|---|---|
|
判例全文
平成２６年２月１９日判決言渡 同日原本領収 裁判所書記官 平成２５年（行ケ）第１０１０４号 審決取消請求事件 口頭弁論終結日 平成２６年１月１５日 判 決 原 告 エルジー ディスプレイ カンパニー リミテッド 訴訟代理人弁理士 曾 我 道 治 同 梶 並 順 同 上 田 俊 一 同 吉 田 潤 一 郎 同 武 井 義 一 被 告 特 許 庁 長 官 指 定 代 理 人 池 渕 立 同 近 藤 幸 浩 同 稲 葉 和 生 同 山 田 和 彦 主 文 １ 原告の請求を棄却する。 ２ 訴訟費用は原告の負担とする。 ３ この判決に対する上告及び上告受理の申立てのための付加期間を３ ０日と定める。 事実及び理由 第１ 請求 特許庁が不服２０１１−２０２３０号事件について平成２４年１１月２８日にし た審決を取り消す。 第２ 事案の概要 １ 特許庁における手続の経緯等 (1) 原告は，発明の名称を「液晶表示装置用アレイ基板及びその製造方法，液 晶表示装置用薄膜トランジスタ及びその製造方法並びに液晶表示装置」とする発明 につき，平成１８年６月２７日に特許出願（特願２００６−１７７１３７。請求項 の数４。優先権主張日：平成１７年（２００５年）９月３０日（大韓民国））を行 った。なお，平成２２年９月１日付け手続補正書（甲５）により，発明の名称が 「液晶表示装置用アレイ基板の製造方法液晶表示装置用アレイ基板の製造方法」に 補正されている。 (2) 原告は，平成２３年６月２１日付けで拒絶査定を受けたので，同年９月２ ０日，これに対する不服の審判を請求するとともに，同日付け手続補正書（甲７） により，手続補正（以下「本件補正」という。）をした。 (3) 特許庁は，上記請求を不服２０１１−２０２３０号事件として審理し，平 成２４年１１月２８日，本件補正を却下した上，「本件審判の請求は，成り立たな い。」との審決（以下「本件審決」という。）をし，同年１２月１１日，その謄本 が原告に送達された。 (4) 原告は，平成２５年４月１０日，本件審決の取消しを求めて本件訴訟を提 起した。 ２ 特許請求の範囲の記載 (1) 本件補正前の特許請求の範囲請求項１の記載は，以下のとおりである（た だし，平成２３年３月２４日付け手続補正書（甲６）による補正後のものである。 以下，請求項１に係る発明を「本願発明」という。）。 基板の非表示領域に，アクティブ領域及び前記アクティブ領域の両側面のオーミ ックコンタクト領域が定義された第１半導体層，並びにアクティブ領域，前記アク ティブ領域の両側面の低ドーピング領域，及び前記低ドーピング領域の両外側面の オーミックコンタクト領域が定義された第２半導体層を形成するとともに，前記基 板の表示領域に，アクティブ領域，前記アクティブ領域の両側面の低ドーピング領 域，及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定義され た第３半導体層，並びに第４半導体層を形成する工程と； 第１フォトレジストパターンをドーピングマスクとして，前記第２半導体層，及 び第３半導体層のオーミックコンタクト領域，並びに前記第４半導体層を高濃度ｎ 型の不純物でドーピングする工程と， 前記第１半導体層，第２半導体層，第３半導体層，及び第４半導体層が形成され た基板上に，ゲート絶縁膜を形成する工程と， 前記ゲート絶縁膜上に，前記第１半導体層，第２半導体層，及び第３半導体層の アクティブ領域に各々対応する第１ゲート電極，第２ゲート電極，及び第３ゲート 電極，並びに前記第４半導体層に対応するストレージ電極を形成するとともに，前 記表示領域に，ゲート配線を形成する工程と， 第２フォトレジストパターン及び前記第１ゲート電極をドーピングマスクとして， 前記第１半導体層のオーミックコンタクト領域に高濃度ｐ型の不純物をドーピング する工程と， 前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極を ドーピングマスクとして，前記第２半導体層，及び第３半導体層の低ドーピング領 域に低濃度ｎ型の不純物をドーピングする工程と， 前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極， 並びに前記ゲート配線が形成された基板上に，前記第１半導体層を露出させる第１ コンタクトホール，及び第２コンタクトホール，前記第２半導体層を露出させる第 ３コンタクトホール，及び第４コンタクトホール，並びに前記第３半導体層を露出 させる第５コンタクトホール，及び第６コンタクトホールを含む層間絶縁膜を形成 する工程と， 前記層間絶縁膜上に，前記第１コンタクトホール，及び第２コンタクトホールを 通じて前記第１半導体層と各々接触する第１ソース電極及び第１ドレイン電極，前 記第３コンタクトホール，及び第４コンタクトホールを通じて前記第２半導体層と 各々接触する第２ソース電極及び第２ドレイン電極，前記第５コンタクトホール， 及び第６コンタクトホールを通じて前記第３半導体層と各々接触する第３ソース電 極及び第３ドレイン電極，並びに前記表示領域に画素領域を定義し，前記ゲート配 線と交差するデータ配線を形成する工程と， 前記第１ソース電極，第２ソース電極，及び第３ソース電極，前記第１ドレイン 電極，第２ドレイン電極，及び第３ドレイン電極並びに前記データ配線が形成され た基板上に，前記第３ドレイン電極を露出させるドレインコンタクトホールを含む 保護層を形成する工程と， 前記保護層上に，前記ドレインコンタクトホールを通じて前記第３ドレイン電極 と接触するように前記画素領域に位置する画素電極を形成する工程と を含むことを特徴とする液晶表示装置用アレイ基板の製造方法。 (2) 本件補正後の特許請求の範囲請求項１の記載は，以下のとおりである（甲 ７）。なお，下線は，本件補正による補正個所である。以下，請求項１に係る発明 を「本件補正発明」といい，その明細書（甲４〜７）を「本件補正明細書」という。 基板の非表示領域に，アクティブ領域及び前記アクティブ領域の両側面のオーミ ックコンタクト領域が定義された第１半導体層，並びにアクティブ領域，前記アク ティブ領域の両側面の低ドーピング領域，及び前記低ドーピング領域の両外側面の オーミックコンタクト領域が定義された第２半導体層を形成するとともに，前記基 板の表示領域に，アクティブ領域，前記アクティブ領域の両側面の低ドーピング領 域，及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定義され た第３半導体層，並びに第４半導体層を形成する工程と； 前記第 1 半導体層全部と前記第２及び第３半導体層のアクティブ領域と低濃度ド ーピング領域を覆い前記第２及び第３半導体層のオーミックコンタクト領域及び前 記第４半導体層全部を露出させる第１フォトレジストパターンをドーピングマスク として，前記第２半導体層及び第３半導体層のオーミックコンタクト領域，並びに 前記第４半導体層を高濃度ｎ型の不純物でドーピングする第１ドーピング工程と， 前記第１フォトレジストパターンを除去する工程と， 前記第１半導体層，第２半導体層，第３半導体層，及び第４半導体層が形成され た基板上に，ゲート絶縁膜を形成する工程と， 前記ゲート絶縁膜上に，前記第１半導体層，第２半導体層，及び第３半導体層の アクティブ領域に各々対応する第１ゲート電極，第２ゲート電極，及び第３ゲート 電極，並びに前記第４半導体層に対応するストレージ電極を形成するとともに，前 記表示領域に，ゲート配線を形成する工程と， 前記第１半導体層全部を露出させて前記第２ないし第４半導体層全部を覆う第２ フォトレジストパターン及び前記第１ゲート電極をドーピングマスクとして，前記 第１半導体層のオーミックコンタクト領域に高濃度ｐ型の不純物をドーピングする 第２ドーピング工程と， 前記第２フォトレジストパターンを除去する工程と， 前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極を ドーピングマスクとして，前記第２半導体層，及び第３半導体層の低ドーピング領 域に低濃度ｎ型の不純物をドーピングする第３ドーピング工程と， 前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極， 並びに前記ゲート配線が形成された基板上に，前記第１半導体層を露出させる第１ コンタクトホール，及び第２コンタクトホール，前記第２半導体層を露出させる第 ３コンタクトホール，及び第４コンタクトホール，並びに前記第３半導体層を露出 させる第５コンタクトホール，及び第６コンタクトホールを含む層間絶縁膜を形成 する工程と， 前記層間絶縁膜上に，前記第１コンタクトホール，及び第２コンタクトホールを 通じて前記第１半導体層と各々接触する第１ソース電極及び第１ドレイン電極，前 記第３コンタクトホール，及び第４コンタクトホールを通じて前記第２半導体層と 各々接触する第２ソース電極及び第２ドレイン電極，前記第５コンタクトホール， 及び第６コンタクトホールを通じて前記第３半導体層と各々接触する第３ソース電 極及び第３ドレイン電極，並びに前記表示領域に画素領域を定義し，前記ゲート配 線と交差するデータ配線を形成する工程と， 前記第１ソース電極，第２ソース電極，及び第３ソース電極，前記第１ドレイン 電極，第２ドレイン電極，及び第３ドレイン電極並びに前記データ配線が形成され た基板上に，前記第３ドレイン電極を露出させるドレインコンタクトホールを含む 保護層を形成する工程と， 前記保護層上に，前記ドレインコンタクトホールを通じて前記第３ドレイン電極 と接触するように前記画素領域に位置する画素電極を形成する工程と でなることを特徴とする液晶表示装置用アレイ基板の製造方法。 ３ 本件審決の理由の要旨 (1) 本件審決の理由は，別紙審決書（写し）記載のとおりであり，要するに， @本件補正発明は，後記エ及びオの周知例１及び２に記載された周知技術を勘案す ることにより，後記アないしウの引用例１ないし３に記載された発明に基づいて当 業者が容易に発明をすることができたものであり，特許法29条2項の規定により 特許出願の際独立して特許を受けることができるものではなく，平成１８年法律第 ５５号による改正前の特許法（以下「法」という。）17条の2第5項において準 用する法126条5項の規定に違反するから，本件補正は，法159条1項におい て読み替えて準用する法53条1項の規定により却下すべきものであり，A本願発 明も，周知例１及び２に記載された周知技術を勘案することにより，引用例１ない し３に記載された発明に基づいて当業者が容易に発明をすることができたものであ り，特許法29条2項の規定により，特許を受けることができない，というもので ある。 ア 引用例１：特開平９−１７２１８３号公報（甲１） イ 引用例２：特開２００４−３０３７９１号公報（甲２） ウ 引用例３：特開平５−２３５３６０号公報（甲３） エ 周知例１：特開２００５−２２３３４７号公報（甲８） オ 周知例２：特開平９−１０５９５３号公報（乙１） (2) 本件審決が認定した引用例１に記載された発明（以下「引用発明」とい う。）並びに本件補正発明と引用発明との一致点及び相違点は，以下のとおりであ る。 ア 引用発明：同一の絶縁基板２の上に，第一導電型の画素用ＴＦＴ１０，第一 導電型の駆動回路用ＴＦＴ２０，第二導電型の駆動回路用ＴＦＴ３０，及び保持容 量４０が形成されて， 信号線９０及び走査線９１で区画形成され，第一導電型の画素用ＴＦＴ１０を介 して画像信号が入力される液晶セルの液晶容量９４及び保持容量４０が存在する画 素領域を有するアクティブマトリクス部８１，並びに， それぞれ第二導電型の駆動回路用ＴＦＴ３０及び第一導電型の駆動回路用ＴＦＴ ２０を備えるデータドライバ部８２及び走査ドライバ部８３， が形成された，アクティブマトリクス基板１の形成方法であって， 絶縁基板２の表面に，それぞれ第一導電型の画素用ＴＦＴ１０，第一導電型の駆 動回路用ＴＦＴ２０，第二導電型の駆動回路用ＴＦＴ３０，及び保持容量４０を形 成するためのものである島状のシリコン膜１０ａ，２０ａ，３０ａ及び４０ａを形 成するシリコン膜形成工程， ゲート絶縁膜１４，２４，３４，及び誘電体膜４４を形成するゲート絶縁膜形成 工程， 約１×１０１ ２ ｃｍ −２ のドーズ量でボロンイオン（第二導電型不純物）を打ち込 んでチャネルドープを行なうチャネルドープ工程， 第二導電型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に，第一導電型の画素 用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０について後にそれぞれ形成す るゲート電極１５，２５の形成予定領域を広めに覆うレジストマスク６０１を形成 する１回目のマスク形成工程， レジストマスク６０１をマスクとして第一導電型不純物を約１×１０１５ ｃｍ−２ のドーズ量でイオン注入し，その結果，低濃度第二導電型のシリコン膜１０ａ，２ ０ａの内，リンイオンが打ち込まれた領域は，導電型が反転して不純物濃度が約１ ×１０ ２０ ｃｍ−３ の高濃度ソース・ドレイン領域１１２，１２２，２１２，２２２ となり，低濃度第二導電型のシリコン膜４０ａも，導電型が反転して不純物濃度が 約１×１０２ ０ ｃｍ−３ の高濃度第一導電型の下層側電極部４０ｄとなる高濃度第一 導電型不純物導入工程， レジストマスク６０１を除去する工程， 第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０及び第二導 電型の駆動回路用ＴＦＴ３０それぞれのゲート電極１５，２５及び３５，並びに上 層側電極部４５を形成するゲート電極形成工程， 第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，及び保持 容量４０の形成領域を覆うレジストマスク６０２を形成する２回目のマスク形成工 程， ボロンイオンを約３×１０１３ ｃｍ−２ のドーズ量でイオン注入し，その結果，低 濃度第二導電型のシリコン膜３０ａには，ゲート電極３５に対して自己整合的に不 純物濃度が約３．１×１０１８ ｃｍ−３ の低濃度第二導電型のソース・ドレイン領域 ３１，３２が形成され，不純物が導入されなかった部分がチャネル領域３３となる 低濃度第二導電型不純物導入工程， レジストマスク６０２を除去する工程， 第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，及び保持 容量４０の形成領域を覆うと共に，第二導電型の駆動回路用ＴＦＴ３０のゲート電 極３５を広めに覆うレジストマスク６０３を形成する３回目のマスク形成工程， ボロンイオンを約１×１０１５ ｃｍ−２ のドーズ量でイオン注入し，その結果，低 濃度第二導電型のソース・ドレイン領域３１，３２には不純物濃度が１×１０２０ ｃ ｍ −３ の高濃度ソース・ドレイン領域３１２，３２２が形成され，低濃度第二導電 型のソース・ドレイン領域３１，３２の内，レジストマスク６０３で覆われていた 部分はそのまま不純物濃度が約２．１×１０１８ ｃｍ−３ の低濃度ソース・ドレイン 領域３１１，３２１となって，第二導電型の駆動回路用ＴＦＴ３０を形成する高濃 度第二導電型不純物導入工程， レジストマスク６０３を除去する工程， レジストマスクを形成する事なく，リンイオンを約１×１０１３ ｃｍ− ２ のドーズ 量でイオン注入し，その結果，高濃度ソース・ドレイン領域１１２，１２２，２１ ２，２２２に挟まれた低濃度第二導電型のシリコン膜１０ａ，２０ａには，ゲート 電極１５，２５に対して自己整合的に不純物濃度が約０．９×１０１８ ｃｍ− ３ の低 濃度ソース・ドレイン領域１１１，１２１，２１１，２２１が形成され，不純物が 導入されなかった部分がチャネル領域２３，１３となり，第一導電型の画素用ＴＦ Ｔ１０及び第一導電型の駆動回路用ＴＦＴ２０を形成する低濃度第一導電型不純物 導入工程， 層間絶縁膜４を形成する工程， 層間絶縁膜４を形成した後，活性化のためのアニールを行う工程， 層間絶縁膜４に，各ＴＦＴの高濃度ソース・ドレイン領域３１２，３２２，２１ ２，２２２，１１２，１２２につながる各コンタクトホールを形成する工程，及び 信号線や画素電極などとともに前記各コンタクトホールに各ソース・ドレイン電 極３６，３７，２６，２７，１６，１７を形成する工程， からなるアクティブマトリクス基板１の形成方法。 イ 一致点：基板の非表示領域に，アクティブ領域及び前記アクティブ領域の両 側のオーミックコンタクト領域が定義された第１半導体層，並びにアクティブ領域， 前記アクティブ領域の両側面の低ドーピング領域，及び前記低ドーピング領域の両 外側面のオーミックコンタクト領域が定義された第２半導体層を形成するとともに， 前記基板の表示領域に，アクティブ領域，前記アクティブ領域の両側面の低ドーピ ング領域，及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定 義された第３半導体層，並びに第４半導体層を形成する工程と； 前記第 1 半導体層全部と前記第２及び第３半導体層のアクティブ領域と低濃度ド ーピング領域を覆い前記第２及び第３半導体層のオーミックコンタクト領域及び前 記第４半導体層全部を露出させる第１フォトレジストパターンをドーピングマスク として，前記第２半導体層及び第３半導体層のオーミックコンタクト領域，並びに 前記第４半導体層を高濃度ｎ型の不純物でドーピングする第１ドーピング工程と， 前記第１フォトレジストパターンを除去する工程と， 前記第１半導体層，第２半導体層，第３半導体層，及び第４半導体層が形成され た基板上に，ゲート絶縁膜を形成する工程と， 前記ゲート絶縁膜上に，前記第１半導体層，第２半導体層，及び第３半導体層の アクティブ領域に各々対応する第１ゲート電極，第２ゲート電極，及び第３ゲート 電極，並びに前記第４半導体層に対応するストレージ電極を形成する工程と， 前記第１半導体層を露出させて前記第２ないし第４半導体層全部を覆う第２フォ トレジストパターンをドーピングマスクとして，前記第１半導体層のオーミックコ ンタクト領域に高濃度ｐ型の不純物をドーピングする第２ドーピング工程と， 前記第２フォトレジストパターンを除去する工程と， 前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極を ドーピングマスクとして，前記第２半導体層，及び第３半導体層の低ドーピング領 域に低濃度ｎ型の不純物をドーピングする第３ドーピング工程と， 前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極， 並びに前記ゲート配線が形成された基板上に，前記第１半導体層を露出させる第１ コンタクトホール，及び第２コンタクトホール，前記第２半導体層を露出させる第 ３コンタクトホール，及び第４コンタクトホール，並びに前記第３半導体層を露出 させる第５コンタクトホール，及び第６コンタクトホールを含む層間絶縁膜を形成 する工程と， 前記層間絶縁膜上に，前記第１コンタクトホール，及び第２コンタクトホールを 通じて前記第１半導体層と各々接触する第１ソース電極及び第１ドレイン電極，前 記第３コンタクトホール，及び第４コンタクトホールを通じて前記第２半導体層と 各々接触する第２ソース電極及び第２ドレイン電極，前記第５コンタクトホール， 及び第６コンタクトホールを通じて前記第３半導体層と各々接触する第３ソース電 極及び第３ドレイン電極，並びに前記表示領域に画素領域を定義し，前記ゲート配 線と交差するデータ配線を形成する工程と， を含むことを特徴とする液晶表示装置用アレイ基板の製造方法。 ウ 相違点１：本件補正発明においては，「アクティブ領域及び前記アクティブ 領域の両側面のオーミックコンタクト領域が定義された第１半導体層」が形成され るのに対して，引用発明においては，「第一導電型の画素用ＴＦＴ１０，第一導電 型の駆動回路用ＴＦＴ２０，及び保持容量４０の形成領域を覆うレジストマスク６ ０２を形成する２回目のマスク形成工程，ボロンイオンを約３×１０１３ ｃｍ−２ の ドーズ量でイオン注入し，その結果，低濃度第二導電型のシリコン膜３０ａには， ゲート電極３５に対して自己整合的に不純物濃度が約３．１×１０１８ ｃｍ− ３ の低 濃度第二導電型のソース・ドレイン領域３１，３２が形成され，不純物が導入され なかった部分がチャネル領域３３となる低濃度第二導電型不純物導入工程，レジス トマスク６０２を除去する工程，第一導電型の画素用ＴＦＴ１０，第一導電型の駆 動回路用ＴＦＴ２０，及び保持容量４０の形成領域を覆うと共に，第二導電型の駆 動回路用ＴＦＴ３０のゲート電極３５を広めに覆うレジストマスク６０３を形成す る３回目のマスク形成工程，ボロンイオンを約１×１０１ ５ ｃｍ −２ のドーズ量でイ オン注入し，その結果，低濃度第二導電型のソース・ドレイン領域３１，３２には 不純物濃度が１×１０２０ ｃｍ− ３ の高濃度ソース・ドレイン領域３１２，３２２が 形成され，低濃度第二導電型のソース・ドレイン領域３１，３２の内，レジストマ スク６０３で覆われていた部分はそのまま不純物濃度が約２．１×１０１８ ｃｍ−３ の低濃度ソース・ドレイン領域３１１，３２１となって，第二導電型の駆動回路用 ＴＦＴ３０を形成する高濃度第二導電型不純物導入工程」を備えることから，駆動 回路用ＴＦＴ３０についても，低濃度第二導電型のソース・ドレイン領域３１，３ ２及び高濃度ソース・ドレイン領域３１２，３２２が形成され，不純物が導入され なかった部分がチャネル領域３３となるものであり，本件補正発明の「アクティブ 領域」に対応する引用発明の「チャネル領域３３」の両側面には低濃度ソース・ド レイン領域３１１，３２１が配され，その両外側面に本件補正発明の「オーミック コンタクト領域」に対応する「高濃度ソース・ドレイン領域３１２，３２２」が配 されることとなることから，本件補正発明に係る「アクティブ領域の両側面のオー ミックコンタクト領域が定義された第１半導体層」が形成されない点。 エ 相違点２：本件補正発明においては，「前記ゲート絶縁膜上に，前記第１半 導体層，第２半導体層，及び第３半導体層のアクティブ領域に各々対応する第１ゲ ート電極，第２ゲート電極，及び第３ゲート電極，並びに前記第４半導体層に対応 するストレージ電極を形成するとともに，前記表示領域に，ゲート配線を形成する 工程」を備えるのに対して，引用発明においては，完成品である「アクティブマト リクス基板１」は本件補正発明の「ゲート配線」に対応する「走査線９１」を備え， また，本件補正発明の「前記ゲート絶縁膜上に，前記第１半導体層，第２半導体層， 及び第３半導体層のアクティブ領域に各々対応する第１ゲート電極，第２ゲート電 極，及び第３ゲート電極，並びに前記第４半導体層に対応するストレージ電極を形 成する工程」に相当する工程を有するものの，当該工程において各電極を形成する 「とともに，前記表示領域に，ゲート配線を形成する」構成を有することが明らか でない点。 オ 相違点３：本件補正発明においては，「前記第１ソース電極，第２ソース電 極，及び第３ソース電極，前記第１ドレイン電極，第２ドレイン電極，及び第３ド レイン電極並びに前記データ配線が形成された基板上に，前記第３ドレイン電極を 露出させるドレインコンタクトホールを含む保護層を形成する工程と， 前記保護層上に，前記ドレインコンタクトホールを通じて前記第３ドレイン電極 と接触するように前記画素領域に位置する画素電極を形成する工程と」を備えるが， 引用発明においてはそのような工程を備えない点。 カ 相違点４：本件補正発明は，「前記第１半導体層全部を露出させて前記第２ ないし第４半導体層全部を覆う第２フォトレジストパターン及び前記第１ゲート電 極をドーピングマスクとして，前記第１半導体層のオーミックコンタクト領域に高 濃度ｐ型の不純物をドーピングする第２ドーピング工程」を有するが，引用発明に おいては「第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０， 及び保持容量４０の形成領域を覆うと共に，第二導電型の駆動回路用ＴＦＴ３０の ゲート電極３５を広めに覆うレジストマスク６０３を形成する３回目のマスク形成 工程」及び「ボロンイオンを約１×１０１５ ｃｍ−２ のドーズ量でイオン注入し，そ の結果，低濃度第二導電型のソース・ドレイン領域３１，３２には不純物濃度が１ ×１０ ２０ ｃｍ−３ の高濃度ソース・ドレイン領域３１２，３２２が形成され，低濃 度第二導電型のソース・ドレイン領域３１，３２の内，レジストマスク６０３で覆 われていた部分はそのまま不純物濃度が約２．１×１０１ ８ ｃｍ −３ の低濃度ソース ・ドレイン領域３１１，３２１となって，第二導電型の駆動回路用ＴＦＴ３０を形 成する高濃度第二導電型不純物導入工程」を備えることから，「前記第１半導体層 を露出させて前記第２ないし第４半導体層全部を覆う第２フォトレジストパターン をドーピングマスクとして，前記第１半導体層のオーミックコンタクト領域に高濃 度ｐ型の不純物をドーピングする第２ドーピング工程」に対応する構成を有すると はいえるものの，本件補正発明のように，前記第１半導体層に対する高濃度ｐ型の 不純物のドーピングが，「前記第１半導体層全部を露出させて」「前記第１ゲート 電極をドーピングマスクとして，前記第１半導体層のオーミックコンタクト領域 に」なされるものではない点。 キ 相違点５：本件補正発明は，本件補正後の請求項１に記載された各工程「で なることを特徴とする」製造方法であるのに対して，引用発明においては，前記請 求項１に記載された各工程のいずれにも対応しない工程である，「約１×１０１２ ｃ ｍ −２ のドーズ量でボロンイオン（第二導電型不純物）を打ち込んでチャネルドー プを行なうチャネルドープ工程」，「ボロンイオンを約３×１０１３ ｃｍ− ２ のドー ズ量でイオン注入し，その結果，低濃度第二導電型のシリコン膜３０ａには，ゲー ト電極３５に対して自己整合的に不純物濃度が約３．１×１０１８ ｃｍ− ３ の低濃度 第二導電型のソース・ドレイン領域３１，３２が形成され，不純物が導入されなか った部分がチャネル領域３３となる低濃度第二導電型不純物導入工程，」「第一導 電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，及び保持容量４０ の形成領域を覆うと共に，第二導電型の駆動回路用ＴＦＴ３０のゲート電極３５を 広めに覆うレジストマスク６０３を形成する３回目のマスク形成工程」，「ボロン イオンを約１×１０１５ ｃｍ− ２ のドーズ量でイオン注入し，その結果，低濃度第二 導電型のソース・ドレイン領域３１，３２には不純物濃度が１×１０２０ ｃｍ−３ の 高濃度ソース・ドレイン領域３１２，３２２が形成され，低濃度第二導電型のソー ス・ドレイン領域３１，３２の内，レジストマスク６０３で覆われていた部分はそ のまま不純物濃度が約２．１×１０１８ ｃｍ −３ の低濃度ソース・ドレイン領域３１ １，３２１となって，第二導電型の駆動回路用ＴＦＴ３０を形成する高濃度第二導 電型不純物導入工程」，「レジストマスク６０３を除去する工程」及び「層間絶縁 膜４を形成した後，活性化のためのアニールを行う工程」を備えている点。 ４ 取消事由 本件補正発明の容易想到性に係る判断の誤り (1) 一致点の認定の誤り (2) 相違点５の判断の誤り 第３ 当事者の主張 〔原告の主張〕 １ 一致点の認定の誤り (1) 本件審決は，引用発明の「ゲート絶縁膜１４，２４，３４，及び誘電体膜 ４４を形成するゲート絶縁膜形成工程」は，本件補正発明の「前記第１半導体層， 第２半導体層，第３半導体層，及び第４半導体層が形成された基板上に，ゲート絶 縁膜を形成する工程」に相当するとした上で，本件補正発明と引用発明とは，「第 １ドーピング工程」の後に「ゲート絶縁膜を形成する工程」が行われる点で一致す ると認定した。 しかし，本件補正発明における第１ドーピング工程(ｎ＋ドーピング）はゲート 絶縁膜(別紙１記載の図１０Ｄの符号１１６）が形成されない状態で行われ(別紙１ 記載の図１０Ｃ及び図１１Ｃ参照），その後，ゲート絶縁膜１１６とゲート電極を 形成して第２ドーピング工程(ｐ＋ドーピング）が行われる。 他方，別紙２記載の引用例１の図１６（ｂ）に示されるドーピング工程(これは 本件補正発明の第１ドーピング工程に対応する「ｎ＋ドーピング」である。）は， ゲート絶縁膜１４，２４，３４及び誘電体膜４４（図１６（ａ）参照）が形成され た後に行われるものである（甲１【０２８８】【０２８９】）。 すなわち，本件補正発明では，「第１ドーピング工程」の後に「ゲート絶縁膜を 形成する工程」が行われるが，引用発明では，逆に，「ゲート絶縁膜を形成する工 程」の後に「ドーピング工程」が行われる。引用発明のようにゲート絶縁膜が形成 された後に行われるドーピング工程と，本件補正発明のようにゲート絶縁膜が形成 されない状態で行われる第１ドーピング工程とを比較すると，引用発明において， 本件補正発明と同等のドーピング濃度及びドーピング深さを得るためには，ドーピ ング工程のために本件補正発明より大きな消費電力が必要であり，同じ消費電力で は本件補正発明と同等のドーピング濃度及びドーピング深さを得ることができない。 したがって，ゲート絶縁膜の形成工程において，本件補正発明と引用発明とは， 明白な相違点を有するものである。 よって，本件審決の一致点の認定は誤りである。 (2) 被告の主張について ア 被告は，本件補正明細書全体の記載を見ても，第１ドーピング工程を行った 後にゲート絶縁膜形成工程を行う工程順序に限定すべきとの記載やそのような工程 順序とすることに技術的意義があるとの記載はないと主張する。 しかし，本件補正発明は，製造方法に関する発明であり，図１０Ａ〜Ｊや図１１ Ａ〜Ｊを用いて，各工程順序を明確に規定しており，これ以外の工程順序に関して 何ら記載していないのであるから，本件補正明細書に記載された工程順序に限定し て解釈するのが当然である。また，本件補正発明に係る請求項において，「第１ド ーピング工程」の後に「ゲート絶縁膜形成工程」が記載されているのは，本件補正 明細書の実施例として記載された図１０Ａ〜Ｊ及び図１１Ａ〜Ｊの工程順序に対応 したものであり，一定の時間的順序に従って本件補正発明の製造方法が実施される ことは明らかである。特に，被告も認めるように，本件補正明細書（甲４【００３ ４】）では，「図１０Ｄと図１１Ｄに示したように，前記第３マスク工程を行った 後，第１基板１００全面にゲート絶縁膜１１６を形成する」と明記されており，こ のような一定の時間的順序を明記した本件補正明細書の記載を参酌すれば，本件補 正発明における請求項１の記載は，「第１ドーピング工程」の後に「ゲート絶縁膜 形成工程」が行われる工程順序に限定したものと解釈すべきである。 イ 被告は，本件補正明細書の図１０Ｆ及び図１１Ｆに示された工程では，ゲー ト絶縁膜１１６を介してｎ− イオンのドーピングが行われており，これは，ゲート 絶縁膜の形成工程後にｎ− イオンのドーピング工程を行うことを表しているのであ るから，「ゲート絶縁膜形成工程」後にｎ型不純物（ｎイオン）のドーピング工程 を行う方法が本件補正明細書において排除されているとはいえないと主張する。 しかし，本件補正発明において「ゲート絶縁膜形成工程」の前に行われる「第１ ドーピング工程」は，請求項１に記載された「高濃度ｎ型の不純物でドーピングす る第１ドーピング工程」であり，被告が指摘する「ｎ− イオンのドーピング」は， 請求項１において「ゲート絶縁膜形成工程」の後に行われている「低濃度ｎ型の不 純物をドーピングする第３ドーピング工程」に相当するものである（甲４【００３ ６】【図１０Ｆ】【図１１Ｆ】）。 したがって，被告の上記主張は，「第１ドーピング工程」と「第３ドーピング工 程」とを混同するものであって，失当である。 ウ 被告は，引用例１（【０２８８】【０２８９】）の記載や図４（ａ）等の記 載を挙げて，引用例１には，「ゲート絶縁膜形成工程」と「チャネルドープ工程」 （「Ｃ／Ｄ」工程）が連続して実施される一連の工程として記載されているなどと 主張する。 しかし，引用例１（【０２８８】）の記載は，「シリコン膜形成工程」の後に 「ゲート絶縁膜形成工程」を行うことを記載しているにすぎない。 また，引用例１（【０２８８】等）の記載は，図４（ａ）等の記載から明らかな とおり，「シリコン膜１０ａ，２０ａ，３０ａ，４０ａを形成した後（シリコン膜 形成工程），ゲート絶縁膜１４，２４，３４，及び誘電体膜４４を形成する」とい う工程が最初に行われ，その後に表７等に示された６つの代表的な工程が行われる 状況を説明するものである。すなわち，チャネルドープ工程（「Ｃ／Ｄ」工程）が， 例えば，引用例１の表７の工程順序１である場合には，「ゲート絶縁膜形成工程」 と「チャネルドープ工程」は，連続して実施することとなるが，チャネルドープ工 程（「Ｃ／Ｄ」工程）が，表７の工程順序２あるいは３である場合には，「ゲート 絶縁膜形成工程」と「チャネルドープ工程」は，連続して実施されるものではない。 ましてや，表７に示された２４通りの工程順序のいずれの場合にも，「ゲート絶縁 膜形成工程」は，工程順序１の前に行われるものである。 したがって，被告の上記主張は，失当である。 また，引用例１には，「ゲート絶縁膜形成工程」と「チャネルドープ工程」が連 続して実施される一連の工程として記載されているということはできない以上，こ れを前提として，引用例１には「ゲート絶縁膜形成工程」と「第１ドーピング工 程」とが工程順序を交換して実施可能であることが記載されているという被告の主 張も失当である。 ２ 相違点５の判断の誤り (1) 本件審決は，相違点５に関し，アクティブマトリクス回路を用いた液晶表 示装置の基板について，各ＴＦＴを構成するシリコン膜に対してチャネルドープを 行わずに製造することは，乙１（特開平９−１０５９５３）にも示されているよう に，従来から普通に行われている，引用発明は，最小限の製造工程数によって各Ｔ ＦＴの電気的特性を向上させた半導体装置とその製造方法及びアクティブマトリク ス基板を提供することも課題としている（甲１【００１３】），引用例１の実施例 ８では，チャネルドープ工程が必須のものである旨の記載も示唆も見いだせないな どとして，引用発明において，製造工程数をより少なくすべく，「約１×１０１２ ｃ ｍ −２ のドーズ量でボロンイオン（第二導電型不純物）を打ち込んでチャネルドー プを行なうチャネルドープ工程」を有さないものとすることは当業者が適宜になし 得たことであると判断した。 しかし，引用発明において，引用例１の図１６（ａ）に示されたチャネルドープ 工程は必須の構成であり，当該工程を行わないことは，当業者にとって自明な事項 ではない。 すなわち，引用例１の請求項１には，「…該第二導電型薄膜トランジスタは…該 第二チャンネル領域と同じ不純物濃度を有するオフセット領域を具備するオフセッ ト構造を成し，該第二チャンネル領域は極低濃度の第二導電型不純物を含んでい る」と記載され，請求項８にも，「…第二導電型不純物を極低濃度にて半導体膜に 導入する極低濃度第二導電型不純物導入工程」と記載されている。 また，引用例１の表１ないし８では，チャネルドープ工程が全てのケースについ て必須の工程として明示されている。 したがって，引用発明においては，引用例の図１６(ａ）に示されるチャネルド ープ工程が必須の工程であることは明らかであり，当該工程を含む引用発明は，３ 回のドーピング工程からなる本件補正発明とは明白な差異を有するものである。 そして，引用発明におけるチャネルドープ工程では，イオン(不純物）注入によ って半導体層の結晶性が崩れ，移動度も低下する問題が生じ得るが，本件補正発明 では，チャネルドープ工程なしに３回のドーピング工程だけで成り立つので，チャ ネルドープによる移動度低下の問題を防止することができるという有利な作用効果 を奏するものである。 よって，相違点５に係る本件審決の判断は誤りである。 (2) 被告の主張について ア 被告は，本件審決において，引用発明の「チャネルドープ工程」は本件補正 発明と対比・判断する必要がそもそもなかったものであると主張する。 しかし，本件補正発明は，「チャネルドープ工程なしに３回のドーピング工程だ けで成り立つ」という技術的意義を有するものである。そして，本件補正発明では， 「チャネルドープ工程」を構成要件とせずに，第１ドーピング工程ないし第３ドー ピング工程として３回のドーピング工程を明記し，「チャネルドープ工程なしに３ 回のドーピング工程だけで成り立つ」ことを明確化しているものである。換言する と，チャネルドープ工程を他の工程に置き換えるだけでは，「３回のドーピング工 程だけで成り立つ」という本件補正発明の技術的意義は実現できないものであり， 「チャネルドープ工程」に関する対比・判断は，本件審決に影響するものである。 よって，被告の上記主張は，失当である。 イ 被告は，乙１には，チャネルドープを行わない液晶表示装置の基板の製造方 法が開示されているなどと主張する。 確かに，乙１には，チャネルドープを行わない液晶表示装置の基板の製造方法が 開示されている。 しかし，乙１は，プラズマＣＶＤ法あるいはＬＰＣＶＤ法をチャネルドープの代 わりに用いる技術を開示しているものにすぎない。チャネル工程を他の工程に置き 換えるだけでは，「３回のドーピング工程だけで成り立つ」という本件補正発明の 技術的意義を達成することはできない。 したがって，被告の上記主張は，失当である。 ウ 被告は，引用例１（【０１４９】【０１５０】）の記載を挙げて，引用発明 では，チャネルドープ工程が不要であると主張する。 しかし，引用例１（【０１５０】）の「真性のシリコン膜１０ａ，２０ａ，３０ ａを形成した後に，低濃度第二導電型シリコン膜形成工程において低濃度第二導電 型の不純物を打ち込む方法に代えて，Ｂ２ Ｈ６ とＳｉＨ６ との混合ガスを用いて低濃 度のボロンをドープしたシリコン膜（ドープトシリコン膜／ドープト半導体膜）を 低濃度第二導電型のシリコン膜１０ａ，２０ａ，３０ａとしてＣＶＤ法により形成 した後，それにゲート絶縁膜１４，２４，３４を形成し，しかる後に，図４（ｂ） 〜（ｄ）に示す工程，または図５（ｂ）〜（ｄ）に示す工程を行なってもよい。」 との記載や図４及び図５の記載から明らかなように，引用例１は，単にチャネルド ープの代わりにＣＶＤ法を用いることを開示しているにすぎず，ＣＶＤ法における ドープと，その後に続けて，図４（ｂ）ないし（ｄ）あるいは図５（ｂ）ないし （ｄ）に記載された３回のドープの合計４回のドーピング工程を必要とするのであ るから，「３回のドーピング工程だけで成り立つ」という本件補正発明の技術的意 義を達成することはできない。 したがって，被告の上記主張は，失当である。 〔被告の主張〕 １ 一致点の認定の誤りについて (1) 本件補正発明に係る請求項では，「前記第１半導体層全部と前記第２及び 第３半導体層のアクティブ領域と低濃度ドーピング領域を覆い前記第２及び第３半 導体層のオーミックコンタクト領域及び前記第４半導体層全部を露出させる第１フ ォトレジストパターンをドーピングマスクとして，前記第２半導体層及び第３半導 体層のオーミックコンタクト領域，並びに前記第４半導体層を高濃度ｎ型の不純物 でドーピングする第１ドーピング工程」の後に，「前記第１半導体層，第２半導体 層，第３半導体層，及び第４半導体層が形成された基板上に，ゲート絶縁膜を形成 する工程」が記載されている。 しかし，本件補正発明は，「第１ドーピング工程」と「ゲート絶縁膜形成工程」 の工程順序について，何ら限定するものではない。 すなわち，前記請求項において，「ゲート絶縁膜形成工程」は，単に，「前記第 １半導体層，第２半導体層，第３半導体層，及び第４半導体層が形成された基板上 に，ゲート絶縁膜を形成する」と記載されているだけであって，当該「ゲート絶縁 膜形成工程」において，ゲート絶縁膜が形成される「前記第１半導体層，第２半導 体層，第３半導体層，及び第４半導体層」が既に「第１ドーピング工程」によって 高濃度ｎ型の不純物がドーピングされたものであるとの限定はない。 また，前記請求項の末尾には，「…工程と，…工程とでなることを特徴とする液 晶表示装置用アレイ基板の製造方法」と記載されており，当該請求項全体をみても， 「第１ドーピング工程」を行った後に「ゲート絶縁膜形成工程」を行うことに限定 される旨の記載を見いだすことはできない。 したがって，本件補正発明は，「第１ドーピング工程」と「ゲート絶縁膜形成工 程」の順序について何ら特定していないものである。 また，本件補正明細書における実施例としては，「第１ドーピング工程」に対応 する「ｎ＋イオンをドーピングする工程」を行った後で，「ゲート絶縁膜形成工 程」に対応する「ゲート絶縁膜１１６」の形成工程を行う工程順序が記載されてい るが（甲４【００３３】【００３４】），本件補正明細書全体の記載をみても，当 該工程順序に限定すべきとの記載や当該工程順序とすることに技術的意義があると の記載はない。 さらに，本件補正明細書における実施例の図１０Ｆ及び図１１Ｆでは，ゲート絶 縁膜の形成工程後に，ｎ−イオンのドーピング工程を行うことが示されているから， 本件補正明細書において，「ゲート絶縁膜形成工程」の後にｎ型不純物（ｎイオ ン）のドーピング工程を行う方法が排除されているとはいえない。 (2) また，「ゲート絶縁膜形成工程」と「ｎ＋イオンをドーピングする工程」 を含む製造方法において，これらの工程の工程順序を交換して実施できることは， 次のとおり，半導体装置の技術分野において周知である。 ア 引用例１（【０３０７】）では，実施例８における製造方法の工程順序を， 表７に記載された複数の工程順序のいずれかに変更できることが記載されている。 そして，表７の「Ｃ／Ｄ」はチャネルドープ工程を，「Ｎ+ 」は高濃度第一導電 型不純物導入工程を，「Ｇ」はゲート電極形成工程をそれぞれ表すものであるが （【０２８４】），同段落には，上記複数の工程順序に変更するための条件として， ゲート電極１５，２５，３５及び上層側電極４５を形成する工程（すなわち「Ｇ」 工程）の前に，高濃度第一導電型不純物導入工程（すなわち「Ｎ+ 」工程）を行う ことが示されている。 ここで，表７において，例えば「５−０２」と「５−１４」の工程順序に注目す ると，いずれも「Ｇ」工程の前に「Ｎ+ 」工程を行うという条件を満たしているか ら，「Ｃ／Ｄ」（チャネルドープ工程）と「Ｎ+ 」（高濃度第一導電型不純物導入 工程）は工程順序を入れ替えることができるものであることがわかる。 したがって，引用例１の実施例８において，「Ｃ／Ｄ」（チャネルドープ工程） と「Ｎ+ 」（高濃度第一導電型不純物導入工程）とは，工程順序を交換して実施で きるものである。 イ 次に，引用例１の表７では，「ゲート絶縁膜形成工程」をどの順序で行うか については記載がないが，実施例８においては，「ゲート絶縁膜形成工程」を「チ ャネルドープ工程」の直前の工程として行うことが記載されている（【０２８８】 【０２８９】）。 また，他の実施例においても，図４（ａ），図５（ａ），図９（ａ），図１０ （ａ），図１１（ａ），図１３（ａ），図１５（ａ）等に記載されているように， 「ゲート絶縁膜形成工程」と「チャネルドープ工程」は連続して行う一連の工程と されている。 このように，引用例１では，「ゲート絶縁膜形成工程」と「チャネルドープ工 程」は，連続して実施する一連の工程とされているから，表７の「Ｃ／Ｄ」（チャ ネルドープ工程）についても，これが行われる前の段階で「ゲート絶縁膜形成工 程」が行われていることが示されているものということができる。 ウ 前記アのとおり，引用例１において，「チャネルドープ工程」と「高濃度第 一導電型不純物導入工程」は工程順序を交換して実施することができるものである。 また，前記イのとおり，引用例１では，「チャネルドープ工程」が行われる前の段 階で「ゲート絶縁膜形成工程」が行われることが示されている。 そして，「高濃度第一導電型不純物導入工程」は，当該工程において不純物を注 入する際に必要であるマスクを形成するためのマスク形成工程も付随して行われる ものであるから，本件補正発明の「第１ドーピング工程」に対応するものである。 そうすると，引用例１には，「ゲート絶縁膜形成工程」と「第１ドーピング工 程」は工程順序を交換して実施可能であることが記載されているものと認められる。 エ したがって，以上のような周知事項に鑑みても，本件補正発明における「第 １ドーピング工程」と「ゲート絶縁膜形成工程」とが，工程順序の交換可能な工程 であることは，当業者にとって明らかである。 (3) 以上のとおり，本件補正発明は，「第１ドーピング工程」と「ゲート絶縁 膜形成工程」の工程順序を限定するものではなく，「ゲート絶縁膜形成工程」の後 で「第１ドーピング工程」を行う方法をも含むものである。 よって，本件審決による一致点の認定に誤りはない。 ２ 相違点５の判断の誤りについて (1) 本件補正発明は，アレイ基板の製造に必要とされる全ての工程を漏れなく 特定したものではなく，｢チャネルドープ工程」については何も特定していないの であるから，本件審決では，そもそも，引用発明の｢チャネルドープ工程」につい て本件補正発明と対比・判断する必要がなかったものである。 したがって，相違点５に係る原告の主張は，本件審決の取消事由となり得るもの ではなく，失当である。 (2) また，次のとおり，｢チャネルドープ工程」に関する本件審決の判断にも誤 りはない。 ア チャネルドープ工程は，ＭＯＳトランジスタが形成される半導体基板や半導 体薄膜において，閾値電圧の調整のために行われるものであるから（引用例１【０ ００６】等），閾値電圧の調整の要否に応じて，チャネルドープ工程を実施又は不 実施とする場合があることは，当業者において自明である。 イ また，乙１（【００３０】〜【００３４】）には，液晶表示装置の基板の作 成方法において，チャネルドープ工程を行わない実施例が記載されているように， アクティブマトリクス回路を用いた液晶表示装置の基板について，各ＴＦＴを構成 するシリコン膜に対してチャネルドープを行わずに製造することは，従来から普通 に行われていることである。 ウ さらに，引用例１（【０１４９】【０１５０】）にも，アクティブマトリク ス回路を用いた液晶表示装置の基板について，各薄膜トランジスタを構成するシリ コン膜に対してチャネルドープを行わずに製造することが，従来から普通に行われ ていることが記載されている。なお，引用例１（【０１５０】）は，実施例１及び ２において，チャネル部のシリコン膜をＣＶＤ法で形成する際に不純物ガス（Ｂ２ Ｈ６ ）を成膜ガスに混ぜることによって所定の不純物濃度とする工程を採用する場 合には，チャネル部の不純物濃度を設定するために低濃度第二導電型の不純物を打 ち込む工程が不要となることを示すものである。 エ 以上のとおり，不純物が既にドープされたものとして成膜がなされている場 合など，閾値電圧の調整が不要であるならば，「チャネルドープ工程」が不要であ ることは当業者に明らかであるから，引用発明の「チャネルドープ工程」が必須の 工程ではないことは当業者にとって明らかである。 また，本件補正発明において，チャネルドープ工程を省略することにより，イオ ン注入によるチャネル部の結晶の乱れを抑制することができ，移動度低下を防止で きるという効果は，当業者にとって自明な効果であるか，当業者であれば容易に予 測し得た程度のものである。 (3) よって，相違点５に係る本件審決の判断に誤りはない。 第４ 当裁判所の判断 １ 本件補正発明について (1) 本件補正発明は，前記第２の２(2)に記載のとおりであるところ，本件補正 明細書（甲４〜７）には，概略，次のような記載がある。 ア 技術分野 本発明は，液晶表示装置に係り，特に，駆動回路一体型の液晶表示装置用アレイ 基板の製造方法に関するものである（甲５【０００１】）。 イ 発明が解決しようとする課題 従来の駆動回路一体型の液晶表示装置は，カラーフィルター基板にブラックマト リックスを設計するとき，アライメント誤差を考慮したマージンを補って設計する ために，開口率が低下するという問題点があった。また，半導体層と交差する部分 でゲート電極が断線する不良が発生する という問題点があった（甲４【００２ ０】）。 本発明は，そのような課題を解決するためになされたもので，その目的は，ゲー ト電極と半導体層が交差する部分で，ゲート電極に突出パターンを形成して，ゲー ト電極が断線する不良を防ぐことができ，また，薄膜トランジスタとストレージキ ャパシターを形成するためのドーピング工程を同時に行って工程を単純化すること ができ，さらに，光遮断手段をアレイ基板に形成して液晶表示装置の開口率を改善 することができる液晶表示装置用アレイ基板の製造方法を得るものである（甲５ 【００２１】）。 ウ 課題を解決するための手段 本発明に係る液晶表示装置用アレイ基板の製造方法は，基板の非表示領域に，ア クティブ領域及びアクティブ領域の両側面のオーミックコンタクト領域が定義され た第１半導体層，並びにアクティブ領域，アクティブ領域の両側面の低ドーピング 領域及び低ドーピング領域の両外側面のオーミックコンタクト領域が定義された第 ２半導体層を形成するとともに，基板の表示領域に，アクティブ領域，アクティブ 領域の両側面の低ドーピング領域及び低ドーピング領域の両外側面のオーミックコ ンタクト領域が定義された第３半導体層並びに第４半導体層を形成する工程と；第 １半導体層全部と第２及び第３半導体層のアクティブ領域と低濃度ドーピング領域 を覆い第２及び第３半導体層のオーミックコンタクト領域及び第４半導体層全部を 露出させる第１フォトレジストパターンをドーピングマスクとして，第２半導体層 及び第３半導体層のオーミックコンタクト領域，並びに第４半導体層を高濃度ｎ型 の不純物でドーピングする第１ドーピング工程と，第１フォトレジストパターンを 除去する工程と，第１半導体層，第２半導体層，第３半導体層，及び第４半導体層 が形成された基板上に，ゲート絶縁膜を形成する工程と，ゲート絶縁膜上に，第１ 半導体層，第２半導体層及び第３半導体層のアクティブ領域に各々対応する第１ゲ ート電極，第２ゲート電極及び第３ゲート電極，並びに前記第４半導体層に対応す るストレージ電極を形成するとともに，表示領域に，ゲート配線を形成する工程と， 第１半導体層全部を露出させて第２ないし第４半導体層全部を覆う第２フォトレジ ストパターン及び第１ゲート電極をドーピングマスクとして，第１半導体層のオー ミックコンタクト領域に高濃度ｐ型の不純物をドーピングする第２ドーピング工程 と，第２フォトレジストパターンを除去する工程と，第１ゲート電極，第２ゲート 電極，第３ゲート電極及びストレージ電極をドーピングマスクとして，第２半導体 層，及び第３半導体層の低ドーピング領域に低濃度ｎ型の不純物をドーピングする 第３ドーピング工程と，第１ゲート電極，第２ゲート電極，第３ゲート電極，及び ストレージ電極，並びにゲート配線が形成された基板上に，第１半導体層を露出さ せる第１コンタクトホール及び第２コンタクトホール，第２半導体層を露出させる 第３コンタクトホール，及び第４コンタクトホール，並びに第３半導体層を露出さ せる第５コンタクトホール，及び第６コンタクトホールを含む層間絶縁膜を形成す る工程と，層間絶縁膜上に，第１コンタクトホール，及び第２コンタクトホールを 通じて第１半導体層と各々接触する第１ソース電極及び第１ドレイン電極，第３コ ンタクトホール，及び第４コンタクトホールを通じて第２半導体層と各々接触する 第２ソース電極及び第２ドレイン電極，第５コンタクトホール，及び第６コンタク トホールを通じて第３半導体層と各々接触する第３ソース電極及び第３ドレイン電 極，並びに表示領域に画素領域を定義し，ゲート配線と交差するデータ配線を形成 する工程と，第１ソース電極，第２ソース電極，及び第３ソース電極，第１ドレイ ン電極，第２ドレイン電極，及び第３ドレイン電極並びにデータ配線が形成された 基板上に，第３ドレイン電極を露出させるドレインコンタクトホールを含む保護層 を形成する工程と，保護層上に，ドレインコンタクトホールを通じて第３ドレイン 電極と接触するように画素領域に位置する画素電極を形成する工程とでなることを 特徴とする（甲７【００２３】）。 エ 発明の効果 本発明に係る液晶表示装置用アレイ基板の製造方法は，ゲート電極を形成すると き，下部の半導体層（アクティブ層）と交差する段差部分で突出部を形成すること によって，交差部分でゲート電極の断線を防ぐことができ，製造工程を単純化する ことができる。また，光遮断手段をアレイ基板に形成し，光遮断手段を設計すると き，アライメントマージンを考慮する必要がなくなることによって，開口率を改善 することができ，高輝度を達成することができる（甲５【００２４】）。 オ 発明を実施するための最良の形態 本発明の実施の形態に係る駆動回路一体型の液晶表示装置用アレイ基板の製造方 法を説明する（甲４（以下同じ）【００２９】）。 図１０ＡないしＪは，本発明の実施の形態に係る液晶表示装置用アレイ基板の製 造方法における非表示領域の各工程を示す断面図であり，図１１ＡないしＪは，本 発明の実施の形態に係る液晶表示装置用アレイ基板の製造方法における表示領域の 各工程を示す断面図である（【００３０】）。 図１０Ａと図１１Ａは，第１マスク工程を示す断面図である。図１０Ａと図１１ Ａに示したように，第１基板１００に，表示領域Ｄ１と非表示領域Ｄ２を定義し， 表示領域Ｄ１には，多数の画素領域Ｐを定義する。この時，非表示領域Ｄ２に，第 １領域Ａ１と第２領域Ａ２を定義し，画素領域Ｐに，第３領域Ａ３と第４領域Ａ４ を定義する。第１ないし第４領域Ａ１，Ａ２，Ａ３，Ａ４が定義された第１基板１ ００の一面に，クロムＣｒのような光の反射率が低い金属を蒸着して，第１マスク 工程によってパターニングし，非表示領域Ｄ２と，表示領域Ｄ１の第３領域Ａ３及 び第４領域Ａ４と，画素領域Ｐの枠に対応してブラックマトリックス１０２を形成 する。ブラックマトリックス１０２を形成する工程と同時に，非表示領域Ｄ２の周 辺に対応する第１基板１００の端に，アライメントキー(図７のＡＫ)を形成する （【００３１】）。 図１０Ｂと図１１Ｂは，第２マスク工程を示す断面図である。図１０Ｂと図１１ Ｂに示したように，ブラックマトリックス１０２が形成された第１基板１００に， 絶縁物質を蒸着してバッファ層１０４を形成し，バッファ層１０４の上部に非晶質 シリコンを蒸着した後，結晶化する工程を行う。非晶質シリコンの結晶化には，一 般的に，レーザーが利用される。結晶化工程によって結晶化された層をパターニン グし，第１領域Ａ１と第２領域Ａ２と第３領域Ａ３に，アクティブ層として機能す る第１ないし第３半導体層１０６，１０８，１１０を形成し，第４領域Ａ４に，第 １ストレージ電極として機能する第４半導体層１１２を形成する（【００３２】）。 図１０Ｃと図１１Ｃは，第３マスク工程を示す断面図である。図１０Ｃと図１１ Ｃに示したように，第１ないし第４半導体層１０６，１０８，１１０，１１２が形 成された第１基板１００全面にフォトレジストを塗布した後，第３マスク工程によ ってパターニングし，第２領域Ａ２及び第３領域Ａ３の一部と第１領域Ａ１を遮蔽 する第１フォトレジストパターン１１４を形成する。この時，第２領域Ａ２と第３ 領域Ａ３に，アクティブ領域Ｂ１と，アクティブ領域Ｂ１の両側面の低ドーピング 領域Ｂ３（ＬＤＤ）と，前記低ドーピング領域Ｂ３の両外側面のオーミックコンタ クト領域Ｂ２を定義する。第１フォトレジストパターン１１４は，特に，第２領域 Ａ２と第３領域Ａ３に構成された第２半導体層１０８と第３半導体層１１０のアク ティブ領域Ｂ１と低ドーピング領域Ｂ３を遮蔽するように形成する。第１フォトレ ジストパターン１１４が形成された第１基板１００全面に，ｎ＋イオンをドーピン グする工程を行う。第２領域Ａ２と第３領域Ａ３のオーミックコンタクト領域Ｂ２ は，ｎ＋イオンがドーピングされ，第４領域Ａ４の第４半導体層１１２は，第１ス トレージ電極としての機能を果たす。第２領域Ａ２及び第３領域Ａ３の第２半導体 層１０８及び第３半導体層１１０と，前記第４領域Ａ４の第４半導体層１１２に， イオンをドーピングする工程が完了すると，第１フォトレジストパターン１１４を 除去する工程を行う（【００３３】）。 図１０Ｄと図１１Ｄは，第４マスク工程を示す断面図である。図１０Ｄと図１１ Ｄに示したように，第３マスク工程を行った後，第１基板１００全面にゲート絶縁 膜１１６を形成する。ゲート絶縁膜１１６は，窒化シリコンＳｉＮｘ と酸化シリコ ンＳｉＯ２ を含む無機絶縁物質グループのうちから選択された１つ以上の物質を蒸 着して形成する。ゲート絶縁膜１１６が形成された第１基板１００全面に導電性金 属を蒸着して，第４マスク工程によってパターニングし，第１ないし第３半導体層 １０６，１０８，１１０の中心，すなわち，アクティブ領域Ｂ１に対応する上部に 第１ないし第３ゲート電極１１８，１２０，１２２を形成して，第４領域Ａ４の第 ４半導体層１１２に対応する上部に第２ストレージ電極１２４を形成すると同時に， 第３領域Ａ３のゲート電極１２２から画素領域Ｐの一側に延長されたゲート配線１ ２５を形成する（図７）。ゲート電極１１８，１２０，１２２を形成する時，下部 の半導体層１０６，１０８，１１０と交差する部分に，突出部(図８ＢのＧ)を形成 することを特徴とする。半導体層１０６，１０８，１１０の端側に沿ってゲート電 極１１８，１２０，１２２から延長された突出部を形成する。この場合，交差部分 の突出部Ｇによってエッチング液の浸透を防ぐことができるために，ゲート電極１ １８，１２０，１２２がオーバーエッチングされ断線するという不良を防ぐことが できる長所がある（【００３４】）。 図１０Ｈと図１１Ｈは，第７マスク工程を示す断面図である。…前述した第１な いし第７マスク工程によって，非表示領域Ｄ２には，ｐ型の多結晶薄膜トランジス タとｎ型の多結晶薄膜トランジスタの組み合わせであるＣＭＯＳ素子が形成され， 表示領域Ｄ１の第３領域Ａ３には，ｎ型の多結晶薄膜トランジスタが形成され，第 ４領域Ａ４には，第１ストレージ電極１１２と第２ストレージ電極１２４で構成さ れたストレージキャパシターＣｓｔが形成される（【００３８】）。 前述した各工程によって，本発明の実施の形態に係る駆動回路一体型の液晶表示 装置用アレイ基板を製作することができる。この時，光遮断手段１０２をアレイ基 板に直接形成するために，従来とは異なり，アライメントマージンを考慮する必要 がない。また，光遮断手段１０２と共にアライメントキーＡＫを形成したため，こ れを利用した正確なアライメントが可能であり，従来とは異なり，ｎ型の多結晶薄 膜トランジスタとストレージキャパシターＣｓｔを形成するためのｎ＋ドーピング 工程を同時に行うことができ，製造方法を単純化することができる長所がある。さ らに，ゲート電極を形成するとき，下部の半導体層と交差する段差部分に突出部Ｇ を形成することによって，交差部分でゲート電極が断線されるという不良を防ぐこ とができる長所がある（【００４１】）。 (2) 以上のとおり，本件補正明細書には，駆動回路一体型の液晶表示装置用ア レイ基板の製造方法に関し，従来の駆動回路一体型の液晶表示装置には，カラーフ ィルター基板にブラックマトリックスを設計するとき，アライメント誤差を考慮し たマージンを補って設計するために開口率が低下することや，半導体層と交差する 部分でゲート電極が断線する不良が発生するという問題点があったことから，かか る課題を解決するため，ゲート電極と半導体層が交差する部分で，ゲート電極に突 出パターンを形成して，ゲート電極が断線する不良を防ぐこと，薄膜トランジスタ とストレージキャパシターを形成するためのドーピング工程を同時に行って工程を 単純化すること，さらに，光遮断手段をアレイ基板に形成して液晶表示装置の開口 率を改善することができる液晶表示装置用アレイ基板及びその製造方法を得ること を目的として，本件補正発明に係る構成を採用すると，ゲート電極を形成するとき， 下部の半導体層（アクティブ層）と交差する段差部分で突出部を形成することによ って，交差部分でゲート電極の断線を防ぐことができ，製造過程を単純化すること ができ，また，光遮断手段をアレイ基板に形成し，光遮断手段を設計するとき，ア ライメントマージンを考慮する必要がなくなることによって，開口率を改善するこ とができ，高輝度を達成することができるという作用効果を奏する旨の記載がある。 もっとも，本件補正発明にあっては，「前記第 1 半導体層全部と前記第２及び第 ３半導体層のアクティブ領域と低濃度ドーピング領域を覆い前記第２及び第３半導 体層のオーミックコンタクト領域及び前記第４半導体層全部を露出させる第１フォ トレジストパターンをドーピングマスクとして，前記第２半導体層及び第３半導体 層のオーミックコンタクト領域，並びに前記第４半導体層を高濃度ｎ型の不純物で ドーピングする第１ドーピング工程」との構成を備えているから，薄膜トランジス タとストレージキャパシターを形成するためのドーピング工程を同時に行うもので あることは認められるものの，光遮断手段をアレイ基板に直接形成するとの構成， 光遮断手段と共にアライメントキーを形成するとの構成，ゲート電極を形成すると き，下部の半導体層と交差する段差部分に突出部を形成するとの構成は，いずれも 備えていないから，本件補正発明が本件補正明細書に記載された上記のような作用 効果を全て奏するものではない。 ２ 引用発明について (1) 引用発明は，前記第２の３(2)アに記載のとおりであるところ，引用例１ （甲１）には，引用発明について，概略，次のような記載がある。 ア 発明の属する技術分野 本発明は異なる導電型薄膜トランジスタ（ＴＦＴ）やＴＦＴと容量素子とを備え るアクティブマトリクス基板等の半導体装置及びその製造方法に関するものである。 更に詳しくはこれら半導体装置の製造工程を簡略化しながら，ＴＦＴの電気的特性 を最適化するための技術に関するものである（【０００１】）。 イ 従来の技術 従来，アクティブマトリクス基板１″は，図３３（ａ）に示すように，絶縁基板 ２の表面に形成した島状のシリコン膜１０ａ，２０ａ，３０ａ，４０ａに対して， ゲート絶縁膜１４，２４，３４及び誘電体膜４４を形成した後，約１×１０１２ ｃｍ −２ のドーズ量でボロンイオンを打ち込む。チャネルドープを行うためである。そ の結果，各シリコン膜１０ａ，２０ａ，３０ａ，４０ａは低濃度Ｐ型となる。これ は薄膜トランジスタの閾値電圧（Ｖｔｈ）を調整するために行われる（これを「Ｃ ／Ｄ」と省略することもある。）（【０００５】【０００６】）。 ウ 発明が解決しようとする課題 アクティブマトリクス基板の製造コストはマスク形成工程の数と，不純物導入工 程の数とに大きく支配されるため，従来のようにＴＦＴの最適化を図ろうとすると 製造工程数が大幅に増えてしまうという問題点がある。例えば，ＬＤＤ ＴＦＴに てＣＭＯＳ構成を成し，保持容量４０″も形成する場合には，ドナー又はアクセプ ター不純物を半導体膜に添加するためだけに５回のマスク形成工程と６回の不純物 導入工程とが必要になっている。そのため，アクティブマトリクス基板の製造コス トが著しく増大するとの問題点が認められる。この問題点はアクティブマトリクス 基板に限らず，導電型の異なるＴＦＴを有するその他の半導体装置やＴＦＴと容量 素子の双方を有するその他の半導体装置でも同様に存在する（【００１２】）。 以上の問題点に鑑みて，本発明の課題は駆動回路内蔵のアクティブマトリクス基 板の様に少なくともＴＦＴとこのＴＦＴと導電型の異なるＴＦＴ，あるいは容量素 子を備えた半導体装置において，最小限の製造工程数によって各ＴＦＴの電気的特 性を向上させた半導体装置とその製造方法及びアクティブマトリクス基板を提供す ることにある（【００１３】）。 エ 課題を解決するため手段 上記課題を解決するため，本発明では半導体装置を以下の様に構成する。以下に 説明する各発明はいずれも最小限の製造工程数によって，各ＴＦＴの電気的特性を 向上させた半導体装置やその製造方法を共通の目的と課題とするが，それらを更に 分類すれば，請求項１ないし２６に係る発明と請求項２７ないし４８に係る発明と に大別される（【００１４】）。 請求項１ないし２６に係る発明は，同一基板上に第一導電型及び第二導電型のＴ ＦＴを有する半導体装置及びそれを適応した液晶表示装置用等のアクティブマトリ クス基板に関する発明である。請求項８ないし１１と請求項１９ないし２２は，こ れらの半導体装置の製造方法に関する発明である（【００１５】）。 これに対して，請求項２７ないし３９に係る発明は同一基板上にＴＦＴと容量素 子を有する半導体装置及びそれを適応した液晶表示装置用等のアクティブマトリク ス基板に関する発明である。請求項４０ないし４８に係る発明はこれらの半導体装 置の製造方法に関する発明である（【００１６】）。 オ 発明の実施の形態 (ア) 図面を参照して本発明の実施例を説明する。なお，以下に説明するいずれ の実施例も本発明に係る半導体装置を液晶表示装置における駆動回路内蔵型のアク ティブマトリクス基板に適用した例で説明する。ただし，本発明の半導体装置はア クティブマトリクス基板の他にもＬＳＩやセラミック基板上に構成された半導体装 置にも適用できる。また，以下に説明するいずれのアクティブマトリクス基板もＴ ＦＴ等の基本的な構造が図２９に示したアクティブマトリクス基板とほぼ同じであ るため，以下の説明では対応する機能を有する部分には同じ符号を付してある。ま た，本例では第一導電型をＮ型とし，第二導電型をＰ型として説明してあるが，第 一導電型をＰ型とし，第二導電型をＮ型としても良い（【００７９】）。 各実施例はいずれも最小限の製造工程数によって，各ＴＦＴの電気的特性を向上 させた半導体装置とその製造方法を開示するものであるが，それらを分類すると， 実施例１ないし２のグループと実施例３ないし１６のグループに大別できる（【０ ０８０】）。 実施例１ないし２は，請求項１ないし２６に係る発明に対応する。すなわち，同 一基板上に第一導電型及び第二導電型のＴＦＴを有する構成をベースとしている。 これに対し，実施例３ないし１６は請求項２７ないし４８に係る発明に対応する。 すなわち，同一基板上にＴＦＴと容量素 子とを有する構成をベースとしている （【００８１】）。 (イ) 実施例１ 図１は，本発明に係る半導体装置を液晶表示装置における駆動回路内蔵型のアク ティブマトリクス基板に適用したときの構造を模式的に示す断面図である（【００ ８２】）。 図１において，アクティブマトリクス基板１の基体たる絶縁基板２の表面側には ３つタイプのＴＦＴが形成され，その内，右側に表されているのは第一導電型の画 素用ＴＦＴ１０（第一導電型ＴＦＴ）であり，中央に表されているのは第一導電型 の駆動回路用ＴＦＴ２０（第一導電型ＴＦＴ）であり，左側に表されているのは第 二導電型の駆動回路用ＴＦＴ３０′（第二導電型ＴＦＴ）である。これらのＴＦＴ のうち，第一導電型の駆動回路用ＴＦＴ２０と第二導電型の駆動回路用ＴＦＴ３０ ′は，ＣＭＯＳ回路として駆動回路のインバータなどを構成している。すなわち， 図１に示すアクティブマトリクス基板１は，第一導電型のＴＦＴと第二導電型のＴ ＦＴとを有する半導体装置となっている（【００８３】）。 図２（ａ）に示すように，液晶表示装置は，そのアクティブマトリクス基板上に 信号線９０及び走査線９１で区画形成された画素領域を有し，そこには，画素用Ｔ ＦＴ９２を介して画像信号が入力される液晶セルの液晶容量９４が存在する。また， 信号線９０に対しては，シフトレジスタ８４，レベルシフタ８５，ビデオライン８ ７，アナログスイッチ８６を備えるデータドライバ部８２がアクティブマトリクス 基板上に形成されている。走査線９１に対しては，シフトレジスタ８８及びレベル シフタ８９を備える走査ドライバ部８３がアクティブマトリクス基板上に形成され ている。なお，画素領域には前段の走査線との間に保持容量４０も形成されている。 ここで，駆動回路用のＴＦＴは，シフトレジスタをはじめ，レベルシフタやアナ ログスイッチなどに用いられているが，シフトレジスタを例に説明する。シフトレ ジスタ８４，８８では，図２（ｂ）に２段のインバータを示すように，第一導電型 のＴＦＴｎ１，ｎ２と，第二導電型のＴＦＴｐ１，ｐ２とによって，それぞれＣＭ ＯＳ回路が構成されている。これらのＴＦＴのうち，第一導電型のＴＦＴｎ１，ｎ ２は，図１に示す第一導電型の駆動回路用ＴＦＴ２０に対応し，第二導電型のＴＦ Ｔｐ１，ｐ２は，図１に示す第二導電型の駆動回路用ＴＦＴ３０′に対応し，画素 用ＴＦＴ９２は，図１に示す第一導電型の画素用ＴＦＴ１０に対応する（【００８ ４】）。 なお，第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０の ソース・ドレイン領域１１，１２，２１，２２において，第一導電型の低濃度ソー ス・ドレイン領域１１１，１２１，２１１，２２１を除く領域は不純物濃度が約５ ×１０１９ ｃｍ−３ から約５×１０２０ ｃｍ−３ 程度の第一導電型の高濃度ソース・ドレ イン領域１１２，１２２，２１２，２２２であり，これらの高濃度領域に対して， 各ＴＦＴに対する信号線や画素電極などのソース・ドレイン電極１６，１７，２６， ２７が，層間絶縁膜４のコンタクトホールを介して電気的に接続している（【００ ９４】）。 また，第二導電型の駆動回路用ＴＦＴ３０′のソース・ドレイン領域３１，３２ において，オフセット領域３１１′，３２１′に隣接する部分は不純物濃度が約５ ×１０１９ ｃｍ−３ から約５×１０２０ ｃｍ−３ 程度の第二導電型の高濃度ソース・ドレ イン領域３１２，３２２であり，これらの高濃度領域に対して，信号線や画素電極 などのソース・ドレイン電極３６，３７が層間絶縁膜４のコンタクトホールを介し て電気的に接続している（【００９５】）。 (ウ) 実施例３ 図７は，本例の液晶表示装置における駆動回路内蔵型のアクティブマトリクス基 板の構造を模式的に示す断面図，図８は，液晶表示装置の構成を模式的に示すブロ ック図である（【０１５７】）。 図７において，本例の液晶表示装置の駆動回路内蔵型のアクティブマトリクス基 板では，その左側領域から右側領域に向かって駆動回路部，画素領域及びこの画素 領域内の保持容量形成領域を模式的に示すように，第二導電型の駆動回路用ＴＦＴ ３０，第一導電型の駆動回路用ＴＦＴ２０，第一導電型の画素用ＴＦＴ１０及び保 持容量４０が同一の絶縁基板２の上に形成されている（【０１５８】）。 本例では，図８に示すように，画素領域には前段の走査線９１との間に保持容量 ４０が形成され，この保持容量４０は液晶セル（液晶容量９４）での電荷の保持特 性を高める機能を有している。この保持容量４０は，画素用ＴＦＴ１０を形成する ためのシリコン膜Ｓ１と同時形成されたシリコン膜Ｓ２を導電化したものを下層側 電極部４０ｃ（第一の電極部）とし，この下層側電極部４０ｃに対して前段の走査 線９１から張り出した上層側電極部４５（第二の電極部）が重なった状態にある。 なお，保持容量４０は，各画素領域において前段の走査線９１との間に構成され ているが，専用の容量線との間に構成される場合もある（【０１５９】）。 (エ) 実施例７ 図１４は，本例の液晶表示装置における駆動回路内蔵型のアクティブマトリクス 基板の構造を模式的に示す断面図である（【０２６２】）。 図１４において，本例の液晶表示装置の駆動回路内蔵型のアクティブマトリクス 基板１では，第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０ 及び第二導電型の駆動回路用ＴＦＴ３０は，いずれもＬＤＤ構造を有し，いずれの ＴＦＴにおいても，チャネル領域１３，２３，３３は，低濃度のボロンイオンによ ってチャネルドープしてあるため，不純物濃度が約１×１０１７ ｃｍ −３ の低濃度第 二導電型領域である（【０２６３】）。 本例では，保持容量４０の下層側電極部４０ｄ（第一の電極部）は，第一導電型 の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０の高濃度ソース・ドレ イン領域１１２，１２２，２１２，２２２と同時形成された不純物濃度が１×１０ ２０ ｃｍ−３の高濃度第一導電型領域である（【０２６４】）。 なお，別紙２の表７において，チャネルドープ工程を「Ｃ／Ｄ」，低濃度第一導 電型不純物導入工程を「Ｎ − 」，高濃度第一導電型不純物導入工程を「Ｎ ＋ 」， 低濃度第二導電型不純物導入工程を「Ｐ− 」，高濃度第二導電型不純物導入工程を 「Ｐ＋ 」，ゲート電極形成工程を「Ｇ」で略して工程順序を示すように，ゲート電 極１５，２５，３５及び上層側電極４５を形成する前に，高濃度ソース・ドレイン 領域１１２，１２２，２１２，２２２を形成するための高濃度第一導電型不純物導 入工程を行い，この工程を援用して，下層側電極部４０ｄを形成するのであれば， いずれの工程順序であってもよい（【０２８４】）。 (オ) 実施例８ 本例のアクティブマトリクス基板の構造については実施例７と同じく図１４を参 照して説明する（【０２８６】）。 図１４において，本例のアクティブマトリクス基板１の特徴点は，実施例７に係 る製造方法に比してマスク形成工程が１回少ない点にあり，その製造方法は以下に 説明するとおりである（【０２８７】）。 まず，図１６（ａ）に示すように，絶縁基板２の表面に島状のシリコン膜１０ａ， ２０ａ，３０ａ，４０ａを形成した後（シリコン膜形成工程），ゲート絶縁膜１４， ２４，３４，及び誘電体膜４４を形成する（ゲート絶縁膜形成工程）（【０２８ ８】）。 次に，約１×１０ １２ ｃｍ−２ のドーズ量でボロンイオン（第二導電型不純物／第 二導電型不純物）を打ち込んでチャネルドープを行なう（チャネルドープ工程／１ 回目の不純物導入工程）（【０２８９】）。 次に，図１６（ｂ）に示すように，第二導電型の駆動回路用ＴＦＴ３０の形成領 域を覆うと共に，後に形成するゲート電極１５，２５の形成予定領域を広めに覆う レジストマスク６０１を形成する（１回目のマスク形成工程）（【０２９０】）。 続いて，例えばリンイオン（第一導電型不純物／第一導電型不純物）を約１×１ ０１５ ｃｍ−２ のドーズ量でイオン注入する（２回目の不純物導入工程／高濃度第一 導電型不純物導入工程）（【０２９１】）。 その結果，低濃度第二導電型のシリコン膜１０ａ，２０ａのうち，リンイオンが 打ち込まれた領域は，導電型が反転して不純物濃度が約１×１０２０ ｃｍ− ３ の高濃 度ソース・ドレイン領域１１２，１２２，２１２，２２２となる。また，低濃度第 二導電型のシリコン膜４０ａも，導電型が反転して不純物濃度が約１×１０２０ ｃｍ −３ の高濃度第一導電型の下層側電極部４０ｄとなる。しかる後に，レジストマス ク６０１を除去する（【０２９２】）。 次に，図１６（ｃ）に示すように，ゲート電極１５，２５，３５及び上層側電極 部４５を形成する（ゲート電極形成工程）。この様にして保持容量４０を形成する （【０２９３】）。 次に，第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０及び 保持容量４０の形成領域を覆うレジストマスク６０２を形成する（２回目のマスク 形成工程）（【０２９４】）。 続いて，ボロンイオンを約３×１０１３ ｃｍ−２ のドーズ量でイオン注入する（３ 回目の不純物導入工程／低濃度第二導電型不純物導入工程）（【０２９５】）。 その結果，低濃度第二導電型のシリコン膜３０ａには，ゲート電極３５に対して 自己整合的に不純物濃度が約３．１×１０１ ８ ｃｍ−３ の低濃度第二導電型のソース ・ドレイン領域３１，３２が形成される。なお，不純物が導入されなかった部分が チャネル領域３３となる。しかる後に，レジストマスク６０２を除去する（【０２ ９６】）。 次に，図１６（ｄ）に示す様に，レジストマスクを形成することなく，リンイオ ンを約１×１０１ ３ ｃｍ −２ のドーズ量でイオン注入する（４回目の不純物導入工程 ／低濃度第一導電型不純物導入工程）（【０２９７】）。 その結果，高濃度ソース・ドレイン領域１１２，１２２，２１２，２２２に挟ま れた低濃度第二導電型のシリコン膜１０ａ，２０ａには，ゲート電極１５，２５に 対して自己整合的に不純物濃度が約０．９×１０ １８ ｃｍ−３ の低濃度ソース・ドレ イン領域１１１，１２１，２１１，２２１が形成される。なお，不純物が導入され なかった部分がチャネル領域２３，３３となる。このようにして，第一導電型の画 素用ＴＦＴ１０及び第一導電型の駆動回 路用ＴＦＴ２０を形成する（【０２９ ８】）。 ここで，低濃度第二導電型のソース・ドレイン領域３１，３２にも，リンイオン が１×１０１ ３ ｃｍ−２ のドーズ量でイオン注入されるが，この低濃度第二導電型の ソース・ドレイン領域３１，３２の不純物濃度は，約３．１×１０１８ ｃｍ− ３ であ る。したがって，低濃度第二導電型のソース・ドレイン領域３１，３２は，実質的 にアクセプター型不純物濃度が約２．１×１０１８ ｃｍ−３ に低濃度化するだけであ り，導電型は反転しない（【０２９９】）。 次に，図１６（ｅ）に示すように，第一導電型の画素用ＴＦＴ１０，第一導電型 の駆動回路用ＴＦＴ２０及び保持容量４０の形成領域を覆うと共に，ゲート電極３ ５を広めに覆うレジストマスク６０３を 形成する（３回目のマスク形成工程） （【０３００】）。 続いて，ボロンイオンを約１×１０１５ ｃｍ−２ のドーズ量でイオン注入する（５ 回目の不純物導入工程／高濃度第二導電型不純物導入工程）（【０３０１】）。 その結果，低濃度第二導電型のソース・ドレイン領域３１，３２には不純物濃度 が１×１０２０ ｃｍ−３ の高濃度ソース・ドレイン領域３１２，３２２が形成される。 また，低濃度第二導電型のソース・ドレイン領域３１，３２のうち，レジストマス ク６０３で覆われていた部分はそのまま不純物濃度が約２．１×１０１８ ｃｍ−３ の 低濃度ソース・ドレイン領域３１１，３２１となる（【０３０２】）。 このようにして，第二導電型の駆動回路用ＴＦＴ３０を形成する。しかる後に， レジストマスク６０３を除去する（【０３０３】）。 以降，図１４に示す様に，層間絶縁膜４を形成した後，活性化のためのアニール を行い，しかる後に，コンタクトホールを形成してソース・ドレイン電極１６，１ ７，２６，２７，３６，３７を形成すれば，レジストマスク６０１〜６０３を形成 するための３回のマスク形成工程と，５回の不純物導入工程によって，アクティブ マトリクス基板１等の半導体装置を製造できる（【０３０４】）。 このように，本例のアクティブマトリクス基板１の製造方法では，図１６（ｂ） に示したように，ゲート電極１５，２５，３５，及び上層側電極４５を形成する前 に，高濃度ソース・ドレイン領域１１２，１２２，２１２，２２２を形成するため の高濃度第一導電型不純物導入工程を行い，この工程を援用して下層側電極部４０ ｄを形成している。したがって，従来の製造方法に比較して，マスク形成工程の数 及び不純物導入工程の数を減らすことが可能である（【０３０５】）。 なお，実施例７と同様，ゲート電極１５，２５，３５及び上層側電極４５を形成 する前に，高濃度ソース・ドレイン領域１１２，１２２，２１２，２２２を形成す るための高濃度第一導電型不純物導入工程を行い，この工程を援用して，下層側電 極部４０ｄを形成するのであれば，表７に示すいずれの工程順序であってもよい （【０３０７】）。 (2) 以上の記載からすると，引用発明は，導電型薄膜トランジスタ（ＴＦＴ） 等を備えるアクティブマトリクス基板等の半導体装置の製造において，そのコスト は，マスク形成工程の数と不純物導入工程の数とに大きく支配されるため，従来の ように薄膜トランジスタの最適化を図ろうとすると，製造工程数が大幅に増えてし まうという問題点があったことから，最小限の製造工程数によって各薄膜トランジ スタの電気的特性を向上させた半導体装置とその製造方法及びアクティブマトリク ス基板を提供することを目的とし，引用発明に係る構成とすることにより，マスク 形成工程の数や不純物導入工程の数を減らすことができるとの作用効果を奏すると いうものである。 ３ 乙１について (1) 液晶表示装置に関する乙１には，概略，次のような記載がある。 ア 産業上の利用分野 本明細書で開示する発明は，アクティブマトリクス型の液晶表示装置に関するも のである（【０００１】）。 イ 実施例１ (ア) 本発明におけるアクティブマトリクス回路を用いた液晶表示装置の基板の 作製方法の説明を行う。以下，本実施例のモノリシック型アクティブマトリクス回 路を得る制作工程について，図１を用いて説明する。この工程は低温ポリシリコン プロセスのものである。図１の左側に駆動回路のＴＦＴ（薄膜トランジスタ）の作 製工程を，右側にアクティブマトリクス回路のＴＦＴの作製工程をそれぞれ示す。 まず，第一の絶縁基板としてガラス基板１０１の上に，下地酸化膜１０２として厚 さ１０００〜３０００Åの酸化珪素膜を形成した。この酸化珪素膜の形成方法とし ては，酸素雰囲気中でのスパッタ法やプラズマＣＶＤ法を用いればよい（【００３ ０】）。 (イ) その後，プラズマＣＶＤ法やＬＰＣＶＤ法によってアモルファスのシリコ ン膜を３００〜１５００Å，好ましくは５００〜１０００Åに形成した。そして， ５００℃以上，好ましくは，５００〜６００℃の温度で熱アニールを行い，シリコ ン膜を結晶化させた，若しくは結晶性を高めた。熱アニールによって結晶化の後， 光（レーザーなど）アニールを行って，更に結晶化を高めてもよい。また，熱アニ ールによる結晶化の際に，特開平６−２４４１０３号公報，特開平６−２４４１０ ４号公報に記述されているように，ニッケル等のシリコンの結晶化を促進させる元 素（触媒元素）を添加してもよい（【００３１】）。 (ウ) 次に，シリコン膜をエッチングして，島上の駆動回路のＴＦＴの活性層１ ０３（ｐチャネル型ＴＦＴ用），１０４（Ｎチャネル型ＴＦＴ用）とマトリクス回 路のＴＦＴ（画素ＴＦＴ)の活性層１０５を形成した。さらに，酸素雰囲気中での スパッタ法によって厚さ５００〜２０００Åの酸化珪素のゲート絶縁膜１０６を形 成した。ゲート絶縁膜の形成方法としては，プラズマＣＶＤ法を用いてもよい。プ ラズマＣＶＤ法によって酸化珪素膜を形成する場合には，原料ガスとして，一酸化 二窒素（Ｎ２ Ｏ）若しくは酸素（Ｏ２ ）とモノシラン（ＳｉＨ４ ) を用いることが好 ましかった（【００３２】）。 (エ) その後，厚さ２０００〜６０００Åのアルミニウムをスパッタ法によって 基板全面に形成した。ここでアルミニウムはその後の熱プロセスによってヒロック が発生するのを防止するため、シリコンまたはスカンジウム、パラジウムなどを含 有するものを用いてもよい。そしてこれをエッチングしてゲート電極１０７，１０ ８，１０９を形成する。（図１（Ａ）） 次に，このアルミニウムを陽極酸化する。陽極酸化によってアルミニウムの表面 は酸化アルミニウム１１０，１１１，１１２となり，絶縁物としての効果を有する 様になる。（図１（Ｂ））（【００３３】） 次に，Ｐチャネル型ＴＦＴの活性層を覆うフォトレジストのマスク１１３を形成 する。そしてイオンドーピング法によってフォスフィンをドーピングガスとして燐 を注入する。ドーズ量は１×１０１２ 〜５×１０１３ 原子／ｃｍ２ とする。この結果と して，強いＮ型領域（ソース，ドレイン）１１４，１１５が形成される。（図１ （Ｃ）） 次に，Ｎチャネル型ＴＦＴの活性層及び画素ＴＦＴの活性層を覆うフォトレジス トのマスク１１６を形成する。そして，再びイオンドーピング法によってジボラン （Ｂ２ Ｈ６ ）をドーピングガスとしてホウ素を注入する。ドーズ量は５×１０１４ 〜 ８×１０１５ 原子／ｃｍ２ とする。この結果として，Ｐ型領域１１７が形成される。 以上のドーピングにより，強いＮ型領域（ソース，ドレイン）１１４，１１５， 強いＰ型領域（ソース，ドレイン）１１７が形成される。（図１（Ｄ））（【００ ３４】） (2) 以上の記載からすると，本件出願に係る優先権主張日当時，アクティブマ トリクス回路を用いた液晶表示装置の基板の製造において，各薄膜トランジスタを 構成するシリコン膜に対してチャネルドープを行わずにこれを製造することは，半 導体装置製造の技術分野において，普通に行われていたことがうかがえる。 ４ 一致点の認定の誤りについて (1) 原告は，本件補正発明の第１ドーピング工程はゲート絶縁膜が形成されな い状態で行われるのに対し，引用発明のドーピング工程はゲート絶縁膜が形成され た後に行われるものであるとして，本件補正発明と引用発明とは，「第１ドーピン グ工程」の後に「ゲート絶縁膜を形成する工程」が行われる点で一致するとした本 件審決の認定は誤りであると主張する。 しかしながら，本件審決は，前記第２の３(2)イに記載のとおり，本件補正発明 と引用発明とは，「前記第 1 半導体層全部と前記第２及び第３半導体層のアクティ ブ領域と低濃度ドーピング領域を覆い前記第２及び第３半導体層のオーミックコン タクト領域及び前記第４半導体層全部を露出させる第１フォトレジストパターンを ドーピングマスクとして，前記第２半導体層及び第３半導体層のオーミックコンタ クト領域，並びに前記第４半導体層を高濃度ｎ型の不純物でドーピングする第１ド ーピング工程と，」と「前記第１半導体層，第２半導体層，第３半導体層，及び第 ４半導体層が形成された基板上に，ゲート絶縁膜を形成する工程と，」を含む点で 一致していると認定しているものの，これらの工程の順序については何ら特定して いないから，原告が主張するように，本件補正発明と引用発明とが「第１ドーピン グ工程」の後に「ゲート絶縁膜を形成する工程」が行われる点で一致すると認定し たものではない。 したがって，原告の上記主張は，その前提において誤りである。 (2) また，本件補正明細書には，「第１ドーピング工程」の後に「ゲート絶縁 膜を形成する工程」を行うことの技術的意義は何ら記載されていないものの，発明 の実施の形態としては，薄膜トランジスタが形成される第２及び第３半導体層（図 １０Ｃ）とストレージキャパシターのストレージ電極が形成される第４半導体層 （【００３８】図１１Ｃ）に対して，ゲート絶縁膜１１６（図１０Ｄ）が形成され ない状態で第１ドーピング工程（ｎ＋ドーピング）を行い（図１０Ｃ，図１１Ｃ参 照），その後にゲート絶縁膜１１６を形成することが記載されている。 しかしながら，本件補正発明に係る特許請求の範囲の「前記第１半導体層全部と 前記第２及び第３半導体層のアクティブ領域と低濃度ドーピング領域を覆い前記第 ２及び第３半導体層のオーミックコンタクト領域及び前記第４半導体層全部を露出 させる第１フォトレジストパターンをドーピングマスクとして，前記第２半導体層 及び第３半導体層のオーミックコンタクト領域，並びに前記第４半導体層を高濃度 ｎ型の不純物でドーピングする第１ドーピング工程と，前記第１フォトレジストパ ターンを除去する工程と，前記第１半導体層，第２半導体層，第３半導体層，及び 第４半導体層が形成された基板上に，ゲート絶縁膜を形成する工程と，」との記載 からすると，「第１ドーピング工程」の後に「前記第１フォトレジストパターンを 除去する工程」が行われることは明らかであるものの，前記のような特許請求の範 囲の記載が，「第１ドーピング工程」と「ゲート絶縁膜を形成する工程」との順序 についても，「第１ドーピング工程」の後に「ゲート絶縁膜を形成する工程」を行 うものであると特定しているとまではいい難い。 また，本件補正発明に係る特許請求の範囲では，その発明特定事項である各工程 の内容が記載された上で，末尾において，「…でなることを特徴とする液晶表示装 置用アレイ基板の製造方法。」と記載されているが，このような末尾の記載もそれ 自体が各工程の順序を特定するものとはなっていない。 そして，アクティブマトリックス回路を用いた液晶表示装置の基板の製造におい て，半導体層上にゲート絶縁膜を形成し，その後にゲート絶縁膜を介して，高濃度 ｎ型の不純物でドーピングすることは，引用例及び乙１から，本件出願に係る優先 権主張日当時，当該技術分野において普通に行われていたことがうかがえ，技術常 識であったと認められる。 さらに，前記１(2)のとおり，本件補正発明は，薄膜トランジスタを構成する第 ２半導体層及び第３半導体層のオーミックコンタクト領域並びにストレージキャパ シターを構成する第４半導体層を高濃度ｎ型の不純物でドーピングする第１ドーピ ング工程により，薄膜トランジスタとストレージキャパシターを形成するためのド ーピング工程を同時に行うようにしたとの作用効果を奏するというものであるとこ ろ，本件出願に係る優先権主張日当時における上記の技術常識に照らせば，第２な いし第４の半導体層上にゲート絶縁膜を形成し，その後にゲート絶縁膜を介して高 濃度ｎ型の不純物でドーピングするようにしても，上記の作用効果を奏することは， 本件補正明細書の記載に接した当業者には自明な事項であるということができる。 そうすると，本件補正発明に係る特許請求の範囲の記載や本件出願に係る優先権 主張日当時の技術常識によれば，本件補正発明は，「ゲート絶縁膜を形成する工 程」の後に「第１ドーピング工程」を行う場合をも包含しているものと認めるのが 相当であり，「第１ドーピング工程」の後に「ゲート絶縁膜を形成する工程」を行 うものと限定されているということはできない。 したがって，第１ドーピング工程とゲート絶縁膜を形成する工程とを含む点で一 致するとした本件審決の認定に誤りはない。 (3) 原告の主張について 原告は，「ゲート絶縁膜を形成する工程」の後に「第１ドーピング工程」を行う ものである引用発明において，本件補正発明と同等のドーピング濃度及びドーピン グ深さを得るためには，ドーピング工程のために本件補正発明より大きな消費電力 が必要であり，同じ消費電力では本件補正発明と同等のドーピング濃度及びドーピ ング深さを得ることができないと主張する。 しかしながら，前記のとおり，本件補正発明において，第１ドーピング工程とゲ ート絶縁膜を形成する工程との順序関係は特定されているということはできないか ら，本件補正発明が上記の効果を奏するとは認められないし，また，前記のとおり， 本件補正明細書にも，「第１ドーピング工程」の後に「ゲート絶縁膜を形成する工 程」を行うことの技術的意義は何ら記載されていない。 したがって，原告の上記主張は，採用することができない。 ５ 相違点５の判断の誤りについて (1) 原告は，引用発明においては，図１６（ａ）に示される「チャネルドープ 工程」は必須の工程であるから，引用発明においてチャネルドープ工程を有さない ものとすることは当業者が適宜になし得たことであるとした本件審決の判断は誤り であると主張する。 しかしながら，チャネルドープは，薄膜トランジスタの閾値電圧（Vth）を調整 するために行われるものであるところ（甲１【０００６】），前記のとおり，本件 出願に係る優先権主張日当時，アクティブマトリックス回路を用いた液晶表示装置 の基板の製造において，各薄膜トランジスタを構成するシリコン膜に対してチャネ ルドープを行わずにこれを製造することは，本件出願に係る優先権主張日当時，半 導体装置製造の技術分野において普通に行われていたことがうかがえる。また，本 件補正明細書にも，チャネルドープを行わないことについての技術的課題や意義に ついての記載はない。 そうすると，チャネルドープを実施するかどうかは，薄膜トランジスタに求めら れる電気的特性に応じて，当業者において，適宜選択することができるものである。 そして，引用発明は，前記のとおり，最小限の製造工程数によって薄膜トランジ スタの電気的特性を向上させた半導体装置とその製造方法及びアクティブマトリク ス基板を提供することを目的とするものであるから，引用発明についても，製造工 程数をより少なくするため，「約１×１０ １ ２ ｃｍ − ２ のドーズ量でボロンイオン （第二導電型不純物）を打ち込んでチャネルドープを行なうチャネルドープ工程」 を行わずに基板を製造することは，薄膜トランジスタに求められる電気的特性に応 じて，当業者において，適宜選択することができるものというべきである。 したがって，引用発明において，「チャネルドープ工程」が必須の工程であると いうことはできない。 (2) 原告は，乙１には，チャネルドープを行わない液晶表示装置の基板の作成 方法が開示されているものの，乙１では，プラズマＣＶＤ法あるいはＬＰＣＶＤ法 をチャネルドープの代わりに用いる技術を開示しているにすぎず，チャネル工程を 他の工程に置き換えるだけでは，「３回のドーピング工程だけで成り立つ」という 本件補正発明の技術的意義を達成することはできないなどと主張する。 しかしながら，乙１には，プラズマＣＶＤ法やＬＰＣＶＤ法によってアモルファ スのシリコン膜を形成し，熱アニールによりシリコン膜を結晶化させた，又はシリ コン膜の結晶性を高めた後，シリコン膜をエッチングして，駆動回路及びマトリク ス回路のＴＦＴ活性層を形成し，さらに，酸素雰囲気中でのスパッタ法やプラズマ ＣＶＤ法によって酸化珪素のゲート絶縁膜を形成することが記載されているだけで， 上記シリコン膜を形成する際に，プラズマＣＶＤ法あるいはＬＰＣＶＤ法をチャネ ルドープの代わりに用いることが記載されているものとは認められない。 そうすると，原告の上記主張は，乙１の記載に基づかないものであって，失当で ある。 (3) よって，本件審決による相違点５の判断に誤りはない。 ６ 小括 以上によれば，本件補正発明の容易想到性に係る本件審決の判断に誤りはない。 なお，原告は，本願発明の容易想到性に係る本件審決の判断については，その取 消事由を何ら主張，立証していないが，本願発明の構成を全て含み，これをより限 定したものである本件補正発明が当業者において容易に想到することができたもの である以上，本願発明も，当業者において容易に想到することができたものである というべきである。 第５ 結論 以上の次第であるから，原告主張の取消事由は理由がなく，本件審決にこれを取 り消すべき違法は認められない。 したがって，原告の請求は棄却されるべきものである。 知的財産高等裁判所第４部 裁判長裁判官 富 田 善 範 裁判官 大 鷹 一 郎 裁判官 齋 藤 巌 （別紙１） 本件補正明細書（甲４〜７）の図面 図１０Ｃ 図１０Ｄ 図１１Ｃ 図１０Ｊ 図１１Ｊ （別紙２） 引用例１（甲１）の図面及び表 図１ 図７ 図１４ 図２０ 図２ 図１６ 表７（【０２８５】） |